小弟浅谈Verilog语言风格之数据流风格，莫拍砖

初来乍到，写的不好，望各路豪杰莫拍砖啊！

Verilog的4种描述风格（今天讲述下第一个）：
(1)数据流风格；
(2)行为风格；
(3)结构风格；
(4)上述描述风格的混合。

1.数据流风格的描述
     也就是使用连续赋值语句。是对线网类型的连续赋值，下面举例：
module decoder2x4(a,b,en,y);
   input a,b,en;
   output [0:3] y;
   wire abar,bbar;
   assign #1 abar = ~a;
   assign #1 bbar = ~b;
   assign #2 y[0] = ~(abar &bbar &en);
   assign #2 y[1] = ~(abar &b &en);
   assign #2 y[2] = ~(a &bbar &en);
   assign #2 y[3] = ~(a &b & en);
endmodule
    注意：连续赋值语句是并发执行的，也就是说各语句的执行次序与其在描述中出现的次序无关啦！
    如果设计中没有时序电路，那便可使用真值表化简输入到输出的逻辑。OK~解决所有组合逻辑咯！

谢谢分享，期待更多技术能与大家分享交流！

回复 沙发 maylove 的帖子

love姐，貌似有个问题还没回答我呢！ wo shen qing de na ge ban zi shen me shi hou neng lun dao wo ya ?

楼主，小心侵权哦，抄袭来的就不要“小弟浅谈”了，《Verilog HDL入门》中的片段，如有雷同纯属巧合？这本书是夏宇文老师翻译的，他可在本论坛哦！

回复 4楼 lcofjp 的帖子

这位仁兄？ 本人跟你素不相识...
此文章是有夏老师《Verilog入门》这本书的内容在其中，但也有我看过的心情在里面呐！怎么可能侵权！
写出来亦是为了更多新手学习而已，你不同意？

[ 本帖最后由 Crazy_HUA 于 2012-10-20 19:54 编辑 ]

回复 4楼 lcofjp 的帖子

相信每个人都有初学的时候吧！  
给初学者更多学习的机会我相信也是论坛存在的意义之一吧！
文章写出来，本人也是做过处理的呀！
大虾，你的意思，让人费解了些...

[ 本帖最后由 Crazy_HUA 于 2012-10-20 19:58 编辑 ]

仅作交流使用，没有商业用途，不涉及侵权了。