[求助] modelsim两种不同形式的仿真为何一个行一个不行？

各位大神，本人用的是modelsim 6.5的仿真软件，用了两种进行仿真：
1.quartus里建立工程，输入被测模块，设置好有关选项，全编译后得到***.vo和***.sdo文件，
  然后modelsim软件中work下建立工程，添加以上两个模块进去，并添加相应器件库文件*_atoms.v，
  再工程中建立一个verilog文件，输入激励程序如图5所示，全编译通过后，仿真时问题出现了，被测模块中的
  输出信号未能初始化，导致没有任何输出结果，如图6所示；
2.modelsim软件中work下建立工程，建立一个verilog文件，输出被测模块，如图2所示，再建立一个
  verilog文件，输出激励程序，全编译通过后，仿真结果正确，如图3所示。

  为什么以上两种不同方法（被测模块和激励程序都一样），结果缺不一样了？求大神指点……

我是来拍楼主pp的,

仔细对比以下两个文件,  第一个连input, output端口都没有设定,
最简单的方法, 备份第一个文件,  将第二个文件复制到第一个中,
可以知道是文件的问题, 还是软件配置, 或是测试激励的问题.

复位没有初始化信号