[求助] can't open Verilog Design File

Error (10054): Verilog HDL File I/O error at moire_data.v(9): can't open Verilog Design File "E:kaifabanFPGAprojectmoire_datamoire_data1.txt"
编译时老出现上述错误，打开文件已经存在，请大家指教

重装软件！

同样遇到这样的问题了  不知道怎么解决 初学接触

具体情况不清楚。
我正常，用文本编译器收索那个 要删除的 or 不能加入的。
然后 手动删除，添加

同求，我也遇到了这个问题