[求助] quartus ii 里verilog HDL语言怎么进行综合呢？具体真操作呢

最近学习FPGA，对综合这概念还是朦朦胧胧的。我在网上查了知道综合能提高代码的质量和性能，但是就不知道具体怎么体现，怎么操作？所以向各位请教，quartus ii 里verilog HDL语言怎么进行综合呢？具体真操作呢？望各位大神帮我解解惑，谢谢了

不同语句对应不同硬件电路。举个例子，
if语句对应串链的选择电路，CaSe语句对应
用与门构成无优先级的选择电路，时序电路
对应D触发器！

不同语句对应不同硬件电路。举个例子，
if语句对应串链的选择电路，CaSe语句对应
用与门构成无优先级的选择电路，时序电路
对应D触发器！