[原创] 加入PLL FPGA(cyclone4)开发板心得第05贴

加入PLL(锁相环)算是使用IP核的一个练习吧,以之前的方波发生器为例,首先由verilog文件创建原理图文件(File->Creat/updata).然后双击空白处使用Mega Plug-in那个向导添加ALTPLL,配置基本上除了倍频项都用默认就可以,记得把晶振由100MHz改到48

到这里我忽然想起来之前在群里面和key讨论的时候,他说过NIOS核生成之后都是自己写.v来调用,我一般都是建原理图,双击空白处把核加入了,再由此生成.v文件

想问问大家一般都是怎么做的,另外就是如果不用原理图,有没有和双击原理图空白处等效的操作来添加核或者block?

上个图上源文件:




今天晚上就先这样了.下一步想学学时序仿真和验证,网上资料虽多但也繁杂,希望大家能出出主意指点下方向

用verilog还是原理图去处理NIOS感觉主要还是习惯问题，一般都有人用，而且都用的很好。但语言一个明显的好处是注释好写 还有改动方便个人认为，也许还是习惯只是没有察觉到而已。

习惯问题吧