[求助] FPGA中的延迟问题

hy_ever 2013-10-30 15:55 楼主

各个子模块仿真的时候没问题，但是顶层模块调用之后各个输出数据会延迟几个时钟周期，这是为什么啊？什么情况下会出现这种延迟？调用的时候应该注意些什么
谢谢啦~~

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沙发 fsyicheng

你可以这样尝试一下，随便拿一个你认为仿真正确的模块A，然后给这个模块A写一个顶层，这个顶层也就指包换了一个模块，如果你仿真这个新写的顶层没有问题，那就是你原来顶层的代码有问题，如果你这个仿真也出现问题，你就是你的问题了

点赞 2013-10-30 17:42

板凳 kdy

控制信号可能性大些

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点赞 2013-10-30 20:47

4楼 hy_ever

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什么意思啊，请具体说明一下吧，谢谢啦~~

点赞 2013-11-1 18:41

5楼 kdy

仿真时候由于是行为级仿真控制信号会和时钟沿一起变化，因此可能出现延迟的情况

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点赞 2013-11-1 20:16

6楼 hy_ever

那这种情况应该怎么办，谢谢指点~

点赞 2013-11-3 19:12

7楼 mtainking

确认你的子模块跟顶层模块用的是否是同一个时钟

点赞 2013-11-6 14:05

8楼 mtainking

确认你的子模块跟顶层模块用的是否是同一个时钟

点赞 2013-11-6 14:06

9楼 mtainking

确认你的子模块跟顶层模块用的是否是同一个时钟

点赞 2013-11-6 14:06

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