[求助] Altera FIFO核数据写不进去

小弟新人一枚0-0，最近做工程在用FIFO核当缓存用，用的是异步FIFO，从外部芯片送进来一个时钟、时能和数据，然后在FPGA里用通过进来的时钟把数据和使能同步下，然后送给wrclk，wrreq，data这三个FIFO的端口，用SignalTap看了下时钟，使能，数据的边沿都对齐了，但是wrusedw始终显示是0，没有数据写入，弄了好久也不知道怎么回事，希望各位大大帮忙看看，先谢谢了

用modelsim仿真一下嘛

回复 沙发chenzhufly 的帖子

额，主要是那个数据什么的时钟，数据什么的都是外部给的，那个过程不太好自己仿真，有可能是因为外部进来的信号没有进行约束的原因么= =？