我是刚开始学verilog的新手，有个问题求助于各位，就是verilog的编译是个什么概念，只是用于仿真吗，这和咱们平时的嵌入式系统中的编译又有什么差别呢？我知道综合是把语言转换为各种基本单元，那编译和综合的关系又是怎样的呢？谢谢各位
编译指hdl语言转换到bit过程，其中有综合，布局，布线
那为什么在各种教材中都有编译这个词，并且modelsim中也是编译，这个编译到底是一个什么样的过程呢
在不同环境中编译所指并不一样，Modelsim里的编译是将HDL转化到仿真库。先理清FPGA的设计仿真顺序和相互关系，就会理解 本帖最后由 kdy 于 2014-1-7 18:00 编辑
Net：Wxeda.taobao.com
QQ：1035868547
Blog：https://home.eeworld.com.cn/space-uid-390804.html
京公网安备 11010802033920号
