[讨论] CPU Verilog代码设计求助，万分感谢！！

angel1o 2014-12-19 14:18 楼主

悬赏 10 分芯积分未解决

仿真输出全为0,不知道为什么

初学者求教，弄了好久都没有找出原因。

代码和注释已经上传，您给予的帮助，晚辈感激不尽！

愿您身体健康，工作顺利！

代码及注释见此附件

代码及注释.zip (18.09 KB)
(下载次数: 26, 2014-12-19 16:09 上传)

回复评论（3）

沙发 angel1o

代码已经打包好，cpu模块是顶层模块，全部添加进工程就可以，具体看文档。
仿真文件在这里：链接: http://pan.baidu.com/s/1sjFfHmd 密码: hyhy

点赞 2014-12-19 14:24

板凳 angel1o

大家帮忙啊

点赞 2014-12-20 14:02

4楼 HDLWorld

modelsim中有信号追溯的功能。双击输出信号，然后再dataflow中一直向前追溯，就能找到原因。

点赞 2014-12-22 11:06

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