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[讨论] verilog编写问题

Maxwell_CZH 2015-1-26 20:41 楼主

verilog程序修改后为什么新添加的管脚没有输出，是因为配置文件的问题吗？

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回复评论（3）

沙发 lelee007

新添加的管脚分配引脚了吗？管脚接信号了吗？

点赞 2015-1-26 20:57

板凳 Maxwell_CZH

引用: lelee007 发表于 2015-1-26 20:57
新添加的管脚分配引脚了吗？管脚接信号了吗？

已经找到问题出在没有在testbench中做相应的修改。谢谢！

点赞 2015-1-26 21:08

4楼 lelee007

呵呵

点赞 2015-1-27 00:24

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