锁存器问题求教

我做了一个高电平触发的锁存器，定义：D为数据输入端，Q为输出端，OE为使能端，G为控制端
当OE=1时，Q端为高阻太
当OE=0时，若G=1，则Q=D;若G=0,则Q保持不变。
出现的问题：综合后多了一个Q_13锁存器，请问这是为什么？
module suocunqi(D,OE,G,Q);
        input OE,G;
        input  D;
        output  Q;
        reg  Q;
        always @(D,OE,G)
                        if(OE==1)       
                                Q<=1'bz;
                        else
                                if(G) Q<=D;       
endmodule


综合后的逻辑结构如图：

多的是Q_14锁存器

多出的触发器，是为三态输出