[原创] 白话 FPGA外设的时序约束

FPGA的 约束，是软件的朋友搞FPGA的时候比较头疼的事情。 你是有心人的话，就不难， 比如 用什么脚啦， 上什么电压了， 设置模式啦， ---- 这些都好理解 说道时序的约束，有的做 FPGA 几年都 都还没有搞清了。 这里给大家 白话 一下， 这个让人 “摸不透” 的 时序。 FPGA里面 95% 都是同期电路，5%左右的异步时序 同期时序约束 这个 基本，设个跑多少 freq, 看报告就行了 异步电路的话，就不是这样了， 而是定义 A时钟域 到B时钟域 的 那根线的 时间，也是等于长度。 （这里为什么，说的是一根线，我们推荐这么搞） 内部搞定了后，就是外部电路了， FPGA 和 外部电路的时序搞定的话，项目离收尾就近了。 本帖最后由 5525 于 2016-6-11 14:39 编辑

看不到图

FPGA 的外围 接口，种类多的很啊，

这里可以这么分类，来做时序许约束
1. 低速度
2. 中速度
3. 高速度
4. 特高速度

1. 低速度速度大概10Mbps 以下的， 例如 uart, I2C, SPI, I2S, TDM, MLB, PWM，GPIO 这里都是蜗牛级别的， 不管它 pin 带不带 clk, 一律非同期处理， 因为我们的FPGA逻辑至少都是这样的。 对待，蜗牛级别的时序约束，没有都行啊。 不过，设计讲究一切必须可控啊， 为了不让他，IO pin, 到DFF间连线 不乱跑， 规定他放在IOpin 脚的 DFF里面，通常叫IOB，就完事了。 本帖最后由 5525 于 2016-6-13 22:32 编辑

2. 中速度 速度在10M到250M左右的，都在这个档。 代表性的，PCI33, PCI66, NTSC/PAL输入输出了，还有其他的同期传送了。 数字这里只是一个参照，有心的朋友都知道，看问题，要看本质吗。 和 这里的“同期”指的，就是用 CLK 和 信号一起传数据， 数据在送出去和拿下来的时候，直接送出和拿下。 而不是对待蜗牛信号那样，看edge, 数时钟，用采样点， 这种中速度的要认真做时序约束，看手册，看AC， 约束 setup, hold 还要注意放到IOB里面。 本帖最后由 5525 于 2016-6-13 22:30 编辑

3. 高速度速度在300Mbps 到800Mbps,之间的
代表性的就是LVDS传送了，而且这种LVDS一个钟都穿多个bit
不是简单的ddr级别了。

这一类，的话速度比较快，不是简单的 dff, iddr, oddr能搞定的
都得用 IO 接近的 serdes传送，传送中的硬核。

这几类，虽然 CLK和数据的线，在电路图上也能看到，
但是，概念比中速度快多了。
这一类的约束，反而比中速度简单，
只要保证他们都在自己的 IO区的 serdes里面就行。

同时，当做一般的中速约束一样，加上setup/hold约束
看报告的时候，看他们的配线偏差就行，就是最长 - 最短

电路板不线的时候，这类的clk 数据 必须绑定成一组，且要要求偏差到几个mm里面，
具体到多少mm 里面，自己可以动手算算，这个算算很重要！！

4. 特高速度 速度大于800Mbps,上不封顶。 代表性的有，Rocket IO, Aurora, GPX,... 这类，由于用的都是专属pin脚， 且用的都是硬核，底层的事情都被, Xilinx, Altera 他们自己干了所以，这一类的外设的时序约束，不需要我们来费心。 本帖最后由 5525 于 2016-6-13 22:27 编辑

呵呵，路过看看

就这样就没了?时序约束该怎么入手

说了，等于没说