[求助] FPGA信号同步问题

引用: reallmy 发表于 2016-9-30 18:14
输入时钟与输出时钟是不是不是一个时钟！！！！跨时钟域，一个时钟的偏差正常

引用: coyoo 发表于 2016-10-9 17:41
输入信号相对板子时钟来说，是一个异步信号。经过板子时钟采样后，该异步信号重新同步于时钟，即输入信号的 ...

引用: x282718 发表于 2016-10-10 18:44
额，不好意思大侠，有点不太明白。输入是异步信号没错，但它是不变的，与时钟是不一定同步的吧！现在问题 ...

引用: fgdzypf 发表于 2016-10-11 07:40
可以做到要求输出的脉冲上升沿可以不抖动，但是其输出的脉冲宽度是会抖动变化的。

引用: coyoo 发表于 2016-10-11 09:42
输入输出沿相对不固定就是输入与时钟异步造成的。说白了，就是输入的沿与时钟沿的相位关系是随机的。你所 ...

引用: x282718 发表于 2016-10-12 08:54
不好意思，我的意思是输入信号是周期的，那个沿应该也是相对固定的。我的理解是：输入与时钟相位初始是随 ...

引用: x282718 发表于 2016-10-9 09:04
输入是外部给的一个触发信号，输出用的是板子自己的时钟，我想知道这个跨域时钟产生的偏差是怎么产生的？ ...

引用: coyoo 发表于 2016-10-12 10:40
举个例子：10M与20M两个时钟相位只有固定的一个关系，那么请问10M与33M的时钟之间的相位关系有多少种呢？

引用: reallmy 发表于 2016-10-12 18:49
时钟是有倾斜的，不是理想中的正方形，是梯形！！

引用: reallmy 发表于 2016-10-12 18:48
跨时钟域会有亚稳态的，这个亚稳态可能是0也可能是1，所以肯定会有偏差的！！！你看一下跨时钟域，亚稳态 ...

引用: x282718 发表于 2016-10-14 15:21
嗯，听懂你的意思了，好像是这么回事，那这样子的话，要实现输入输出信号同步就必定有抖动问题了咯？

引用: reallmy 发表于 2016-10-15 16:33
这个不是抖动，这是跨时钟域，正常现象！！！！不知道你说的同步要到什么程度，如果一个周期都不能差，那 ...