[FPGA开发] AC6102 DDR2测试工程

本文档介绍AC6102上DDR2存储器基于Verilog代码的测试过程。AC6102上使用了2片16bit的DDR2存储器组成了32bit的硬件总线。虽然是32bit硬件总线，但是我们在使用的时候，也可以只使用其中1片，即16bit模式，忽略对另一片DDR2的读写。因此整个测试分为两种模式，16bit型（仅测试位于低16bit的DDR2芯片）和32bit型（测试由两片DDR2组成的32bit接口）。在实际使用时用户可以根据自己的需求选择使用16bit（仅使用1片DDR2）或32bit（同时使用两片DDR2）接口。两个测试工程与对应的功能如下所示。

由于两种模式的测试方式完全相同，这里仅以两片32bit模式的工程为例，讲解测试过程。

1、  解压AC6102_DDR2_32bit_Test.rar到不含中文或者空格的目录中，如D:\fpga

解压后工程目录下内容如下所示：

这里对其中几个重要文件（夹）简单说明下功能：

2、  双击DDR2_32bit_Test.qpf以打开工程（强烈建议使用工程创建时候对应的版本即Quartus II 13.0，使用其他版本打开或编译遇到问题，请邮件告知我们，以获得解决方案邮箱：xiaomeige_fpga@foxmail.com）

3、  使用配套的5V电源给开发板供电，打开电源开关，插上USB Blaster下载器。然后在Quartus II中打开双击stp1.stp文件打开signaltap ii，如下图所示：

4、  选择下载器和需要下载的文件，然后点击下载以开始下载sof文件到开发板中，如下图所示：

5、  点击RunAnalysis，抓取单次波形数据，如下图所示：

6、  分析抓取到的数据内容，重点看local_address为0xFFE_部分的读取结果，可以看到

当local_rdata_valid为高电平时，表明发出的读取指令已经开始返回数据，可以看到，返回的数据高32位和低32位数据都是从地址值开始累加返回的。与写入的数据一致，表明DDR2的读写是没有问题的。

测试16bit版本与32bit版本的过程完全一致，这里就不在细说。

小梅哥

2016年12月7日于成都市电子科技大学