[求助] 28377D 时钟倍频不能

大家好，小弟日前在怼自制的28377D 电路板时遇到了无法将晶振的信号倍频的问题，具体的情况是： 1.电路设计参照 Ti 官方，原理图和布线图如下所示： 2.使用20MHz 的晶振，型号和官方的略不同，但按照晶振数据手册匹配了10pf 的电容，通电时用示波器可见晶振两端正常起振； 3.电路中的复位电路已被切除 4.点灯程序从Ti 的ControlSuit import 进来，在官方的DEMO 板上运行正常； 5.使用仿真器单步调试程序时，运行到设置PLL 函数 InitSysPll (XTAL_OSC,IMULT_20,FMULT_1,PLLCLK_BY_2)里的 // Enable PLLSYSCLK is fed from system PLL clock ClkCfgRegs.SYSPLLCTL1.bit.PLLCLKEN = 1; 时CCS 提示目标芯片处于 low-power mode，仿真器和芯片的连接断开，同时可见377的复位引脚有低电平输出 6. 调整InitSysPll (XTAL_OSC,IMULT_20,FMULT_1,PLLCLK_BY_2) 的参数，倍频为20MHz,40MHz,60MHz芯片能正常运行，升到80MHz时出现步骤5 无法连接目标芯片的情况 7.检查过MCU 供电的3.3v 和 1.2v 电压都是正常的，布线和引脚使用基本都是参照官方DEMO 板的8.打样回来的同一批的28377电路板也会出现同样情况 至此总觉得距离答案很近，但又不知可以怀疑什么，烦扰两个星期，希望有遇到过相似问题的坛友多多指教，谢谢 本帖最后由 我的学号 于 2017-8-8 15:12 编辑

我觉得，外部的晶体，还是选择10M的比较好。因为芯片内部是10M，TI既然这样选择，说明它起振、倍频、锁定等诸多性能上，都比较容易实现 ---- 处于最佳状态。  ------ 只是猜测。

等我板子做好了，咱们一起学吧。

感谢回复。
但后边选择芯片内部时钟倍频时还是同样升到80MHZ 就会断开 JTAG DEBUG 模式，这点让我十分困惑

楼主好，这个问题最后怎么解决的，我现在遇到和你一模一样的情况

把晶振的地和MCU 的地连接起来，这是在无意中解决的

把晶振的地和MCU 的地连接起来，这是在无意中解决的

嗯，好吧，谢谢，看来我和你的问题点还不一样，虽然结果一样的，我用到位是有源晶振，已经可靠接地了，埋头再看看了，还是感谢你

可以先用内部晶振试试，排除外部晶振问题；
查看倍频时MCU 供电的1v2 1v5 3v3 是否正常

请问晶振用20MHz，时钟能不能直接倍频到200MHz，需不需要添加额外电路或者设置。

377d数据手册明确写着这个晶振地和电源地不要连接？！

事实上，需要连接的。

在 《TMS320F2837xD Dual-Core Delfino Microcontrollers (Rev. H)》第39 页有这样的描述。我的理解是，如果使用了外部有源晶振，VSSOSC 这个管脚应该与外部晶振电路的地相连而不是板子的地；而板子的地和晶振的地应该如何连接就觉得困惑了。才疏学浅还望指点

1、使用 有源晶振 是另一种情形；

2、是的，当使用外部晶振（无源的），和板子的地不要连接（指的是Vssosc）--》这点从英文看，没有歧义吧？

3、可是根据你经验，“把晶振的地和MCU 的地连接起来，这是在无意中解决的”，确实是这样的。（我的板子也是这样的，整版因为这点只好改版了。）

1、因为第一次画377d，所以认真的听老师（ti的数据手册）讲课，特意看了所有引脚说明。结果，没有把OSCGND和GND连接，造成不起振。--》感觉很委屈。

2、后来，看了ti板子pcb布局，大概需要使用oscgnd把晶振包裹起来。再后来，大概ti的379d板子的第三版直接把oscgnd和gnd连接了。呵呵，ti的工程师也栽了？顿时感到有点释然。

3、在这里，看到你也是代码停在这里， ClkCfgRegs.SYSPLLCTL1.bit.PLLCLKEN = 1;  呵呵，有点同病相怜感觉；再次释然。

您好，我也在画核心板，遇到同样的问题，请问你最后是将晶振的地与MCU的地通过磁珠连接起来的吗？

直接飞线