[求助] Verilog过程赋值语句提问

书里边解释已经挺明白了呀，在begin和end之间是clk上升沿到来时要做的事情。

如果使用阻塞赋值是顺序执行，要先把a给b，再把b给c，再把c给d，三个过程是先后进行的，但肯定在下一个clk上升沿到来前就执行完了，所以只延迟了一拍。

如果使用非阻塞赋值，clk上升沿到来时，实际上也要把a给b，把b给c，把c给d。但是这三个过程是同时发生的！也就是a的值给b的同时，b是把自己上一个值给c。比如a把1给b，但b此前是0，在相同的时间内b只能把0给c，不可能把1给c，于是一个clk内，1只能从a到b，下一个clk上升沿到来才能b到c，第三个clk上升沿到来才能c到d。

不知道这样说算不算清楚。

对于非阻塞赋值。三条语句。同时计算右值。经过短暂的延时，同时更新左值。电路上。你就认为，时钟沿到来，三个触发器，同时得到各自当前的输入，经过短暂延时，同时更新输出端的状态。 这个过程清楚了。给一个初始状态。经过几次时钟触发。看看每次都有什么变化。列个表。