[FPGA开发] vcs混合仿真

xianw   2017-10-21 20:03 楼主
源码用vhdl写的,testbench用sys term Verilog写的,如何用vcs-mx进行混合仿真,指令怎么写或makefile怎么写?

回复评论

暂无评论,赶紧抢沙发吧
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 京公网安备 11010802033920号
    写回复