[讨论] vhdl分频器设计

将一个4MHz的信号通过8MHz的分频器，得到周期为2s的信号，然后加一个锁存信号，将此信号通过计数器，译码器，数码管。怎么设计，哪位高手能给个详细的图，或者略加讲解

找本书看一下就知道了

我看看啊










一世枭雄

猜一猜你的意思

首先你这里提到一个分频链，分频比为8000000（不能写成8MHz），即将输入的4MHz信号经过这个分频链得到0.5Hz的信号。这个分频比可以若干因子的乘积实现，设计上不难，但是这个计数结构到底采用哪种分频结构（就是这些因子的选择和排列）要取决于你的应用。
后面的 “ 然后加一个锁存信号，将此信号通过计数器，译码器，数码管 ” 并没有清楚地说明你的应用设计意图。凭猜测你的问题是否是：“将这个0.5Hz的信号送入计数器，并在数码管上显示计数结果”。
即使这样，仍然不清晰你的想法，例如：数字显示要求位数？计数门（开闭）宽度等，没有这些前提，大家就没有什么发言权了。
特别是“加一个锁存”很难想象你的本意。
总之，要让大家了解你自己心里十分清楚的想法，就要在出题的叙述上稍加推敲，以求得更多更认真的响应，是吧。

[ 本帖最后由 xiaoxif 于 2008-7-27 00:47 编辑 ]

厉害