FPGA的验证一直以来是不受重视的。 通常在RTL仿真后，采用SignalTap 和Chipscope来解决验证的问题。 当FPGA规模变大，编译时间很长，设计又很复杂时，这种方法的局限性就显露出来。 借鉴ASIC的验证概念，是解决这个问题的有效手段。
SystemVerilog近两年得到了长足的发展。 一方面，EDA三大家都纷纷推出了自己的工具来支持，同时也在验证方法学上提出了很好的解决方案。 Cadence 和MentorGraphics 两家共同推出了OVM验证方法，Synopsys也推出了VMM的验证方法。在这三大家的推动下，验证和设计有统一到systemverilog的趋势。
近期刚好有空，在网上找了一些这方面的资料，觉得很不错， 拿来和大家一起分享。
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下载是一种分享 回帖是一种美德
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systerm verilog和system C有什么联系和区别么？
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正在找的东西，谢谢楼主分享。
Re: [分享] Systemverilog 资料下载
到底是ovm好，还是vmm好啊？
正在找的东西，谢谢楼主分享
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回复 楼主 洁白如煤 的帖子
好东西，谢谢
心寂寂，念休休，沉沙无意却成洲，一生治学当如此，只计耕耘莫问收。
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