[求助] FPGA的问题

新换一家公司，接手一个项目，做的是激光粒度仪。
用FPGA做的。我是FPGA菜鸟一个，刚开始学。
我大概看了一下，程序比较少，大部分都是原理图形式的文件。
我看的头都大了。
谁是这方面的高手，我把工程发给他帮我看一看。费用我出。
谢谢了。

联系 flyindeath@126.com

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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY Leijiaqi IS
        PORT(SAMPLE_CLK,RESET:IN STD_LOGIC;
                DATA_INPUT:IN STD_LOGIC_VECTOR(15 DOWNTO 0);
                RESULT:OUT STD_LOGIC_VECTOR(47 DOWNTO 0));
END Leijiaqi;

ARCHITECTURE BEHAVIOR OF Leijiaqi IS
        SIGNAL TEMP:STD_LOGIC_VECTOR(47 DOWNTO 0);
BEGIN
        RESULT<=TEMP;
        PROCESS(SAMPLE_CLK,RESET,DATA_INPUT)
        BEGIN
                IF(RESET='1') THEN
                        TEMP<=X"000000000000";
                ELSIF(RISING_EDGE(SAMPLE_CLK)) THEN
                        TEMP<=TEMP+DATA_INPUT;
                END IF;
        END PROCESS;
END BEHAVIOR;
请问各位大神，这是用VHDL写的吗？看着不像verilog

VHDL

Vhdl

这个原理图方式简单，例程实现应该不难，就是需求不明确。。。。。。。。。。。。。。

谢谢各位啦！

不会，绑定了

用的什么芯片，先用对相应的开发工具，xlinx的用ISE，VHDL代码的话
头文件
实体（输入输出）
说明中（其他模块元件、连接信号）
操作：例化和process.
你就看作先描述封装、后描述元件和信号信号线，后面begin就是连线

VHDL很好看的，先是头文件，unsigned是用于+-运算、arith用于文本读写.
实体：就是你要做的模块的输入输出
说明：元件（其他模块）、信号，你的例子里没用到其他模块。
bgin部分：process(敏感变量)根据变量赋值，信号用<=,例化：连接信号到其他元件