[资料分享] SDR SDRAM VHDL 参考设计 不看后悔（有说明文档）

Maximizes bus efficiency via Look-
Ahead command processing, Bank
Management, Auto-Precharge and
Additive Latency support
• Minimal latency achieved via parameterized
pipelining
• Achieves high clock rates with
minimal routing constraints
• Full run-time configurable timing
parameters and memory settings
• Full set of Add-On Cores available
• Minimal ASIC gate count
• Broad range of ASIC and FPGA
platforms supported
• Source code available
• Customization and Integration
services available

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

太过分了，就几个字花我那么多芯片 55555555555555

DING   DING

zan

haonghoanghaong

哇  那么贵啊~~~~~~~~~~定一下~~~~~~~~

看看看看，学习学习，谢谢

:D :D :D :D :D :D :D :D :D :D :D :D :D :D

:Q :Q

多多支持，良师益友，好资料，彼此学习，共同进步，
真正有份量的专业技术帖，寥寥几个字也是要动足脑筋反复斟酌才写得出来
动足脑筋、反复斟酌，好在对网友、同仁的尊重；

生活，退一步海阔天空；爱情，退一步人去楼空；所以，我无路可退。

没那么多钱啊

没有弄明白，呵呵，支持一下。

顶一个，LZ太黑了，要这么多货币

好贵啊，但还是要买来看看那！

能不能让我灌点水赚够这5个币下全了

好贵

谢谢分享

文件不能用了