| 半导体测试的奥秘(转载) |
这个系列主要介绍半导体测试相关的概念，知识，大家先看着。 转载请注明作者信息，谢谢
原文本出自internet,版权归原作者所有
2006 龚轶 编译版权所有
Email: code631@gmail.com
目录：
1， 测量可重复性和可复制性(GR&R)
2， 电气测试可信度（Electrical Test Confidence）
3， 电气测试的限值空间（Guardband）
4， 电气测试参数 CPK
5， 电气测试良品率模型（test yield)
6， 晶圆测试和老化(Waferlevel Test and burn-in)
7， Boundary-Scan 测试 / JTAG 标准
8， 自我测试电路（Built-in Self Test)
9， 自动测试图形向量生成（ATPG）
| |
Re: 半导体测试的奥秘(转载)
测量可重复性和可复制性(GR&R)
GR&R是用于评估测试设备对相同的测试对象反复测试而能够得到重复读值的能力的参数。也就是说GR&R是用于描述测试设备的稳定性和一致性的一个指标。对于半导体测试设备，这一指标尤为重要。
从数学角度来看，GR&R就是指实际测量的偏移度。测试工程师必须尽可能减少设备的GR&R值，过高的GR&R值表明测试设备或方法的不稳定性。
如同GR&R名字所示，这一指标包含两个方面：可重复性和可复制性。可重复性指的是相同测试设备在同一个操作员操作下反复得到一致的测试结果的能力。可复制性是说同一个测试系统在不同操作员反复操作下得到一致的测试结果的能力。
当然，在现实世界里，没有任何测试设备可以反复获得完全一致的测试结果，通常会受到5个因素的影响：
1， 测试标准
2， 测试方法
3， 测试仪器
4， 测试人员
5， 环境因素
所有这些因素都会影响到每次测试的结果，测试结果的精确度只有在确保以上5个因素的影响控制到最小程度的情况下才能保证。
有很多计算GR&R的方法，下面将介绍其中的一种，这个方法是由Automotive Idustry Action Group(AIAG)推荐的。首先计算由测试设备和人员造成的偏移，然后由这些参数计算最终GR&R值。
Equipment Variation (EV)：代表测试过程（方法和设备）的可重复性。它可以通过相同的操作员对测试目标反复测试而得到的结果计算得来。
Appraiser Variation (AV)：表示该测试流程的可复制性。可以通过不同操作员对相同测试设备和流程反复测测试所得数据计算得来。
GR&R的计算则是由上述两个参数综合得来。
必须指出的是测试的偏移不仅仅是由上述两者造成的，同时还受Part Variation（PV）的影响。PV表示测试目标不同所造成的测试偏差，通常通过测试不同目标得到的数据计算而来。
现在让我们来计算总偏差：Total Variation （TV），它包含了由R&R和PV所构成的影响。
TV = sqrt((R&R)**+ PV**)
在一个GR&R报表中，最终的结果往往表示成：%EV, %AV, %R&R,和 %PV。他们分别表示EV,AV,R&R和PV相对TV的百分比。因此
%EV=(EV/TV)x100%
%AV=(AV/TV)x100%
%R&R=(R&R/TV)x100%
%PV=(PV/TV)x100%
%R&R如果大于10%，则此测试设备和流程是良好的；%R&R在10%和30% 之间表示可以接受；如果大于30%则需要工程人员对此设备和流程进行改良。
Re: 半导体测试的奥秘(转载)
电气测试可信度（Electrical Test Confidence）
很多测试工程师都会发现测试的结果往往都不能预见，即使是用最先进的ATE也不能保证测试结果的正确性。很多情况下，必须对产品重新测试（retest），浪费了大量时间。
电气测试可信度简而言之就是衡量一个测试设备提供给使用者测试结果正确性的指标。一个电气测试可信度很高的测试设备无需作重复的retest，从而节省大量宝贵的测试时间。
如果把第一次测试下来的失效器件（rejects）重测，其中有些可能会通过测试，原因在于原始的错误可能由测试设备造成的，而非器件本身。这样的失效被称为“非正常失效”（invalid），测试可信度可以通过衡量这些“非正常失效”的数量来计算。
非正常失效产生有很多原因：
1， DUT和测试头之间接触不良
2， 测试设备硬件问题
3， 不合理的硬件搭构
4， 金属接触面氧化或污染导致接触失效
5， 测试环境湿度过高
6， GR&R过高
其中第一条是很多测试工程师面临的普遍问题，其原因有：
1， DUT引脚和接触面没有对齐
2， 接触器件老化
3， 接触器件氧化和污染
4， 接触面湿度太大
很多公司试图解决这个问题，毕竟其他的问题可以在产品测试正式release之前解决：
1， 测试程序调试和设计
2， 正确设置测试限值
3， 使用性能优良的测试设备
4， 使用可靠的接触件
5， 测试环境优化等等
由此可见，电气测试可信度很大程度上依赖于电气接触可靠性。具体的说，就是电气测试中各部件正确良好接触的几率。90%的电气测试可信度就表示平均100个被测器件中有90个获得良好接触而其他10个则遇到了电气接触问题。
通过几轮的重测可以将这些非正常失效器件变成好的器件，因此重测获得的非正常失效器件的数量也由电气测试可信度决定。
假设初测成品率为Y1,那么这批产品真正的成品率为Y=Y1/C，其中C为该系统电气测试可靠度。
如果这批产品重测成品数量为R2，R2=Q(1-Y1)，其中Q为产品总数。
重测成品率为YY，YY = Rinvalid/R2 而 重测后增加的成品率Y2 = (Rinvalid/R2) x C.
通过计算可得：C = 1 - [Y2(1-Y1) / Y1]
C：测试系统测试可信度
Y1：初测成品率
Y2：重测后成品率
有人观察过RFIC测试的结果得出如下结论：
1， C小于85%的测试是不合理的，应该重写
2， C大于95%的测试无需重测
3， C在85%和95%之间的需要重测
当然以上数据不一定适合所有公司和所有产品，公司的测试经理应该通过计算得适合自己产品的测试原则，这是对测试专业人员提出的挑战。
Re: 半导体测试的奥秘(转载)
电气测试的限值空间（Guardband）
很多测试工程师认为电气测试参数的限值就是在进行参数测试的时候设定的允许范围，电测限值的使用是为了在产品量测的时候相对产品电气标准参数更保守，从而降低客户使用产品时出现问题的几率。
在大部分半导体测试工序中，往往采用两个版本的测试程序：
1， 产品量测程序
2， 质量确认程序（QA）
前者用于产品量测线上，后者则用于抽样测试。
QA测试用于确保通过量测的产品是真正的没有问题，由于被测器件已经通过量测程序，理论上他们应该100%通过QA测试。因此，QA不通过的器件将被重点调查。
QA测试程序是根据产品参数标准来设计的，而量测程序则是使用了更加严格的测试限值。很多测试同时有上下限值，在这种情况下，必须保证两者都是用更加严格的限值。
那么，为什么在量测和QA之间有一个限值空间呢？答案在于没有两个测试系统的完全一致的，两个系统总会给出不同的测试量结果。这可能导致一个器件在不同系统上测试得到不同的结果，事实上即使同一个系统上多次测试的结果也可能不尽相同。
测试系统的不一致性原因很多，而且很难全部解决，这也是为什么在量测和QA测试之间留置限值空间的原因。
Re: 半导体测试的奥秘(转载)
电气测试参数 CPK
CPK = process capability index.
一个工序的性能可以由结果的集中度和距离标准的偏移度来衡量。对于一个结果可以由正态分布表示的工序来说，它的性能可以由CpK来表示。
一个工序的CpK指数表示该工序输出结果在上下限之间的集中度和偏移度。实际上，CpK代表了输出结果的和平均值之间的距离和比较近的标准限值之间的比率。（也就是3个sigma）
如果结果的平均值更靠近下限（LSL），假设标准差为Stdev,那么Cpk = (Mean-LSL) / (3 Stdev)。如果结果平均值更靠近上限（USL）那么Cpk = (USL-Mean) / (3 Stdev)。
理想情况就是输出值一直在分布的正中间，那么Stdev=0,CpK=无限大。
当输出值离中间值越来越远，CpK将减小。CpK减小代表了该工序产生结果在标准限值之外的可能性怎增大了。因此，每个CpK的值可以表示相应的失效比率（PPM）。
下表列出CpK和相应的PPM值，在半导体业中，CpK的标准值应在1.67左右，最低不能低于1.33。
Re: 半导体测试的奥秘(转载)
CpK在半导体测试中用于描述测试工序的稳定度，它只适用于测试结果呈正态分布的情况下。CpK衡量两个指标：
1， 测试结果靠近中间值的距离
2， 测试结果分布情况
CpK越高表示测试工序越好。
在电气测试中，CpK只能用于有数量读值并能构成正态分布的测试结果。
一个低的CpK暗示了3件事：
1， 结果的平均值远离中间值
2， Stdev太大
3， 两者皆是
测试工程师因该能够通过观察CpK变化寻找提高CpK的方法。
推荐的解决方法有：排出无效数据，维修出错的测试设备，调试测试程序，重新定义上下限值。
Re: 半导体测试的奥秘(转载)
电气测试良品率模型（test yield)
电气测试良品率模型
良品率就是通过电气测试的器件数量和器件总数量的比例，同常用百分比来表示。所有半导体厂商想方设法提高良品率，低良品率意味着成本的提高。良品率低的原因有很多，包括工艺问题，产品设计问题等等。
下面举例说明工艺问题导致良品率低：
1， 氧化层厚度不匀
2， 参杂浓度不匀，导致某些区域的电阻增大
3， 掩模版偏移
4， 离子污染
5， 多晶硅层厚度不匀
设计失误也会导致低良品率，对工艺过度敏感的器件不能经受生产工程的正常参数变化。
即使器件设计和制造工艺没有问题，某些产品批次也会遇到低良品率，这有可能是由于硅片的“点坏区”造成的。因为在硅片生产过程中，很容易受到灰尘的污染，硅片的某个区域就不能正常工作。
我么必须了解低良品率的原因来降低生产的成本。这可以通过数学方法“良品率模型”来获得，它将失效密度（defect density）转化为可以预计的良品率。通常我们使用泊松模型，墨菲模型，指数模型和Seeds模型来计算。
半导体厂商往往通过实际数据来选择合适的数学模型。比如一个晶圆厂的良品率数据可能是根据晶元大小对比其他数学模型而得来的。
一个简单的良品率数学模型假设造成良品率损失的原因是平均的失效密度和随机的失效点分布。如果该晶圆上有很多晶元（N）其中有很多随机分布的失效晶元（n），那么一个晶元存在k个失效晶元的可能性可以根据泊松分布估算：Pk = e-m (mk/k!) 其中 m = n/N。假设Y为良品率那么Y就是
一个晶元没有任何失效的可能性即K=0，Y = e-m。设D为晶元的失效密度，那么D=n/N/A=n/NA，其中A是每个晶元的面积，由m=n/N，m为每个晶元平均的失效晶元数即AD。因此Y = e (-AD),这也就是泊松良品率模型。
许多专家提出泊松分布估算的良品率太低了因为失效晶元通常不会随机分布在晶圆上，他们一般都集中在某个区域。这种现象导致估算的良品率要比实际良品率低的多。
另一个简单的数学模型假设失效晶元是不均匀的分布，此时良品率Y= 0∫∞ e (-AD) f(D) dD，其中f(D)为失效密度分布函数。假设有一个三角形的失效密度分布函数如下图1所示，那么Y = [(1-e(-AD))/(AD)]2，此时模型被称为墨菲模型。如果失效密度分布函数为长方形的（图2）那么Y = (1-e(-2AD))/(2AD)，许多实验数据都和此模型吻合。
另一个数学模型称为指数良品率模型，它假设极高的失效密度只会集中在某个小区域内。因此它很适用于高失效密度集中的情况下，Y=1/(1+AD)。
最后Seeds模型给出的方程式Y = e – sqrt(AD).
Re: 半导体测试的奥秘(转载)
晶圆测试和老化(Waferlevel Test and burn-in)
晶圆测试和老化（简称WLTBI）指对半导体器件在未包装之前进行电气测试和老化。老化是指通过加压加热对半导体器件进行老化从而分辨可靠性较差的器件。
WLTBI通常要使用晶圆探针台以连接晶圆上细小的引脚，而探针台也提供了测试和老化所需要的温度。
WLTBI不仅可以提供早期测试，也适用于
1， 裸片器件（KGD，know good die）
2， 晶元级封装器件
最理想的情况就是所有的测试都能在晶圆级完成，这样就不需要最终测试，可以节省大量成本。不过，目前的WLTBI只不过是传统晶圆制造的后端延伸。
WLTBI基本的原理和普通的半导体器件终测没什么区别，都是通过对DUT加激励并观察其输出功能来判别器件的好坏，区别在于如何对器件进行激励。在终测时，电流和电压是通过ATE连接器件引脚而进入器件内部。在老化时，器件被放置于烤箱中并由老化板提供所需的电压电流。
而在WLTBI中，电流和电压是通过器件接触脚直接输入到电路内部。
来自WLTBI的挑战之一是如何取得可靠的探针和引脚接触。如果在测试和老化过程中出现不良的接触则会引起很多问题：低良品率，老化不彻底，电压过载（EOS）等。
Re: 半导体测试的奥秘(转载)
Boundary-Scan 测试 / JTAG 标准
Boundary-Scan 测试 / JTAG 标准
Boundary-Scan 测试，也就是JTAG标准指的是IEEE 1149.1号规范。这个规范规定了一系列的设计规范，用于定义半导体器件在器件级，电路级和系统级的测试，编程和调试。JTAG是“Joint Test Action Group”的缩写，该组织联合也为世界上大部分电子厂商所支持。
在过去的20年发展而来的眼花缭乱的半导体表面贴装技术（SMT）形成了复杂而高密度的电路板，对电路板上的元件进行调试变得非常困难，主要原因是由于缺乏对每个元件的单独访问的可能性。
现代半导体器件的引脚数和封装形式使得传统的单独测试变得几乎不可能。为了解决这个问题，1985年JTAG成立，并定义了Boundary-Scan 测试的标准。
Boundary-Scan测试主要采用了在器件电路中加入了特殊测试电路，通过这个电路可以在电路板级测试中同时测试器件和电路板。这个特殊电路允许输入信号从器件的输入脚进入并从输出脚串行导出，使得对该器件的测试可以由仅仅4个引脚完成。这项技术已经成为当今最流行的DFT技术之一。
这样做的好处是显而易见的：
1， 显著地减少板上的物理引脚数
2， 提高器件的密度
3， 减少测试设备成本
4， 缩短测试时间
5， 提高测试效率
一个标准JTAG器件具备：
1， 在每个输入输出脚都有一个Boundary Cell
2， 传输路径（或传输链）用于连接Boundary Cell
3， 4到5个引脚用于控制JTAG信号
4， Test Access Port（TAP）用于在测试过程中的控制信号
5， 16态 TAP控制器或State Machine用于控制测试状态
在正常工作状态下，Boundary Cell没有什么作用。在测试模式下，这些Cell将被激活并捕捉在每个输入输出脚的信号流，绕过正常模式下的输入输出脚。Boundary Cells基本上是由Multiplexer和移位寄存器构成。
TAP只是一个简单的接触口，它的标准由IEEE1449.1所定义：至少由4或5个脚组成，这些引脚被用于实现JTAG串行协议：
1， TCK：时钟信号，用于同步内部TAP控制和State Machine工作状态
2， TMS：模式选择，在时钟上升沿触发并决定State Machine的下一个状态
3， TDI：数据输入
4， TDO：数据输出
5， TRST：（可选）异步重置
JTAG标准器件的Boundary Scan Logic的属性和容量是由一个外部文件定义的，名叫“Boundary-Scan Description Language”（BSDL）。BSDL文件由器件生产商提供，通过它来提供该器件进行Boundary Scan所需的算法机制。
在用Boundary Scan对器件测试时，必须遵循下面步骤：
1， 外部测试设备提供调试输入信号给DUT的输入脚
2， 该输入脚的Boundary Cell捕捉输入信号
3， 输入数据通过TDI脚串行输入到Core中
4， 输出数据由TDO脚串行输出
5， 外部测试设备接受输出数据并比较结果
电路板上的故障如断路，器件缺失，器件反向等都可以由此检测。
Re: 半导体测试的奥秘(转载)
内建自测（Built-in Self Test）
Built-in Self Test 简称BIST是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备（ATE）的依赖程度。
BIST是一种DFT（Design for Testability）技术，它可以应用于几乎所有电路，因此在半导体工业被广泛应用。举例来说，在DRAM中普遍使用的BIST技术包括在电路中植入测试图形发生电路，时序电路，模式选择电路和调试测试电路。
BIST技术的快速发展很大的原因是由于居高不下的ATE成本和电路的高复杂度。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。BIST技术可以通过实现自我测试从而减少对ATE的需求。
BIST技术也可以解决很多电路无法直接测试的问题，因为他们没有直接的外部引脚，比如嵌闪。可以预见，在不久的将来即使最先进的ATE也无法完全测试最快的电路，这也是采用BIST的原因之一。
采用BIST技术的优点在于：
1， 降低测试成本
2， 提高错误覆盖率
3， 缩短测试所需时间
4， 方便客户服务
5， 独立测试的能力
缺点
1， 额外的电路占用宝贵面积
2， 额外的引脚
3， 可能存在的测试盲点
采用BIST所存在的问题：
1， 哪些测试需要BIST完成？
2， 最多允许多少额外的面积？
3， 需要什么样的外部激励？
4， 测试所需时间和效率？
5， BIST是固定的还是可编程的？
6， 采用BIST将对现有工序产生什么影响？
BIST技术大致可以分两类： Logic BIST(LBIST) 和 Memory BIST (MBIST)
LBIST通常用于测试随机逻辑电路，一般采用一个伪随机测试图形生成器来产生输入测试图形，应用于器件内部机制；而采用多输入寄存器（MISR）作为获得输出信号产生器。
MBIST只用于存储器测试，典型的MBIST包含测试电路用于加载，读取和比较测试图形。目前存在几种业界通用的MBIST算法，比如“March”算法。Checkerboard算法等等。
另一种比较少见的BIST称为Array BIST，它是MBIST的一种，专门用于嵌入式存储器的自我测试。Analog BIST,则用于模拟电路的自我测试。
BIST技术正成为高价ATE的替代方案，但是BIST技术目前还无法完全取代ATE，他们将在未来很长一段时间内共存。
Re: 半导体测试的奥秘(转载)
自动测试图形向量生成（ATPG）
Automatic Test Pattern Generation（ATPG）是在半导体电气测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载与器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。ATPG的有效性是衡量测试错误覆盖率的重要指标。
一个ATPG的周期可以分为两个阶段：
1， 测试的生成
2， 测试的应用
在测试的生成过程中，针对电路的设计的测试模型在Gate或Transistor Level产生，以使错误的电路能够被该模型所侦测。这个过程基本上是个数学过程，可以通过以下几个方法获得：
1， 手工方法
2， 算法产生
3， 伪随机产生 – 软件通过复杂的ATPG程序产生测试图形向量。
在创建一个测试时，我们的目标应该是在有限存储空间内执行高效的测试图形向量。由此可见，ATPG必须在满足一定错误覆盖率的情况下，产生尽可能少的测试向量。主要考虑到下述因素：
1， 建立最小测试组所需的时间
2， 测试图形向量的大小，软件，硬件的需求
3， 测试过程的长度
4， 加载测试图形向量所需的时间
5， 外部设备？
现在被广泛使用的ATPG算法包括：D算法，PODEM算法和FAN算法。任何算法都需要一种叫“path sensitization”的技术，它指的是在电路中寻找一条路径以使得路径中的错误能都表现在路径的输出端。
最广泛应用的算法是D算法，D代表1而D’代表0，D和D’互补，具体的方法在此不再累述。
ATPG产生过程包含以下步骤：
1， 错误选择，选择需要测试的错误
2， 初始，寻找合适的输入向量集
3， 传输向量集
4， 比较结果
Re: 半导体测试的奥秘(转载)
[:D]哈哈,OVER!
Re: 半导体测试的奥秘(转载)
很详细，辛苦了！
回复：半导体测试的奥秘(转载)
受教了,谢谢!!!!
一看就知道是强贴，，，，牛，，，
不回复一下怎么行——纯粹为了以后好找，，，，，
京公网安备 11010802033920号
