基于FPGA 的新的DDS+PLL 时钟发生器

五月一 2009-8-20 15:58 楼主

文档说明：针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表，即避免使用ROM，采用滤波的方法得到正弦波。这种节省资源，符合低功耗的主旨。

基于FPGA 的新的DDS+PLL 时钟发生器.pdf (2009-8-20 15:58 上传)

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回复评论（7）

沙发 udbfnsse

这个芯币要怎么拿?

点赞 2010-3-18 22:29

板凳 soso

引用: 原帖由 udbfnsse 于 2010-3-18 22:29 发表
这个芯币要怎么拿?

这里有积分制度：https://bbs.eeworld.com.cn/thread-67200-1-1.html

加油！在电子行业默默贡献自己的力量！：）

点赞 2010-3-19 09:28

4楼 wakingbefore

早说要钱，我回复不就是了

点赞 2010-3-30 15:12

5楼 emnqsu

谢谢哈

学习

点赞 2010-5-25 20:20

6楼 andriy

呵呵学习了

学无止境！

点赞 2010-5-25 21:34

7楼 phdwong

呵呵学习了

点赞 2010-5-27 09:09

8楼 Sea_eeworld

回复楼主五月一的帖子

看看并学习新方法，呵呵

快乐是一天,不快乐也是一天,为什么不天天快乐呢

点赞 2010-5-27 13:15

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