我有一系列随机信号(波形也不确定)，频率在100k以内，然后我希望能通过倍频电路，让这些随机信号的频率全部倍频，有这么强大功能的芯片吗？谢谢！
既然波形不确定，不知还有周期性否？
100kHz的信号不算太快，倍频用ADC＋FPGA＋DAC能做，但前提是必须找出周期性。
FPGA不算强大功能的芯片，I/O逻辑也很简单，只要管管更新时间就行了，关键是周期怎么捕捉。若波形复杂的话可考虑嵌一个处理器Core进去，让软件干检测周期的活。
一系列随机信号(波形也不确定)，频率在100k以内,
这是啥 领域的 啥来源？
我是想通过数据采集卡去驱动某一器件，但是数据采集卡频率不够。所以想通过做个倍频电路去增加它的频率。而目前用的是随机信号，所以就像二楼的兄弟指出的那样，如何确定它的周期性，是个棘手的问题。
还望各位大侠帮我出出主意。谢谢了！
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因为是随机信号，所以波形和幅值等都不确定。
回复 5楼 addegofly 的帖子
越发搞糊涂了，到底是想把具有周期性的输入信号作倍频处理后输出（顶楼描述的意思），还是想以加倍的速率去采集信号（5楼的描述有点这个意思）？
如果输入信号是随机的（看6楼的描述），那么就失去有周期性的前提了。
引用: 原帖由 仙猫 于 2009-10-4 00:25 发表 
越发搞糊涂了，到底是想把具有周期性的输入信号作倍频处理后输出（顶楼描述的意思），还是想以加倍的速率去采集信号（5楼的描述有点这个意思）？
如果输入信号是随机的（看6楼的描述），那么就失去有周期性的前提了 ...
为什么总用3/4号仿宋? 答：大点清楚‘，仿宋是工程图的标准字体。
谢谢各位大侠的回复！
怪我没有把问题说明清楚。我有一个模块可以产生随机信号（比如随机信号的时间长度为t），我现在想实现的就是通过倍频功能，让这一列信号的时间长度缩减为t/(10^n)，但是波形要保持一致。也就是将里面的各个频率分量全部增加10^n倍。
不知道能否实现？
谢谢！！
如果输入信号幅度1mV，后级电路不能被触发，如果输入信号幅度100V，后级电路会烧坏。从这个角度来说，没有满足你要求的芯片。
原题照录：
【我有一个模块可以产生随机信号（比如随机信号的时间长度为t），我现在想实现的就是通过倍频功能，让这一列信号的时间长度缩减为t/(10^n)，但是波形要保持一致。也就是将里面的各个频率分量全部增加10^n倍。】
能否这样理解你的问题：
对某模块产生的随机信号采样，采样时间段长为 t，信号频带为0-100kHz。设计一电路，要求在t/k时间内完整输出这一信号。其中 k=10^n。
【注意，这里没有涉及诸如倍频之类的实现方式】
为什么总用3/4号仿宋? 答：大点清楚‘，仿宋是工程图的标准字体。
如果xiaoxif先生所理解的楼主的叙述正确的话，我还是推荐采用ADC＋FPGA＋DAC内嵌CPU的方式。具体做法是：
1．FPGA通过ADC高速采集一段数据放在RAM内。
2．启动CPU处理：
2-1．先假设这段数据正好有两个周期（2t），把它的前半段和后半段做相关运算。
2-2．逐步缩小假设周期。
2-3．重复2-1和2-2的操作，直到找出正确的周期t。
3．根据找到的周期性数据通过DAC输出，更新速率随意可变（即完成了楼主所说的“倍频”）。
4．在DAC输出的过程中CPU仍可反复执行步骤2，不断地对输出数据做渐缓的修正。
这个办法可能不是最简的，但对没有明显特征的随机数据应该有效。所用的都是大路货器件，不过实现起来涉及的技术面较宽，对新手来说或许有些麻烦。但只要概念清晰分工合作的话，一般在校大学生就能做得出来。
回复 12楼 仙猫先生 的帖子
赞同，调整一下思路会带来可能理想些的效果。
就是采用电视电影当中慢录快放的所谓“快镜头”，如拍摄一朵鲜花在几秒时间内绽放过程的思路。
利用变N分频器在ADC/DAC之间建立K倍时间联系，中间用FIFO过度：
ADC-->FIFO-->DAC
【N分频器】
【MCU控制】
[ 本帖最后由 xiaoxif 于 2009-10-5 13:31 编辑 ]
为什么总用3/4号仿宋? 答：大点清楚‘，仿宋是工程图的标准字体。
看来是不是只能用ADC+FPGA+DAC的方案了，用软件来实现周期的压缩。
谢谢各位大侠的不吝指教！！
[ 本帖最后由 addegofly 于 2009-10-6 03:19 编辑 ]
对楼主的响应
我和仙猫先生的建议的方法是有前提的，那就是对你题目的以下理解（再重复一下）：
对某模块产生的随机信号采样，采样时间段长为 t，信号频带为0-100kHz。设计一电路，要求在t/k时间内完整输出这一信号。其中 k=10^n。
只有这正确地理解了你的题目才可以继续下去，请明确具体参数要求，主要有：
采样时段 t 的长度及其变动范围 ；
压缩比 -- k （或者n'）的具体取值范围。
这直接影响到实现设计的技术，例如变N分频器，既可以直接用标准的数字电路，有时候也不得不去使用FPGA来搭建，关键在于你的参数 k。上述参数是否变动，以及变动范围的大小也会影响到是否/或者如何采用MCU等等。
如果没有参数，大家就只能泛泛地给个框图，聊聊而已。
[ 本帖最后由 xiaoxif 于 2009-10-6 04:49 编辑 ]
为什么总用3/4号仿宋? 答：大点清楚‘，仿宋是工程图的标准字体。
回复 14楼 addegofly 的帖子
正如xiaoxif先生指出的那样，实现手法是由课题要求的指标决定的，首先是圈定可能实现的方法，其次是成本、制作难易度等的综合平衡。俺是这么看的，假如对题目的理解没错的话，那么——
1、由于随机波形的不确定性，使得用传统硬件触发，作周期定位的方法无能为力，这就需要引入软件解析；
2、高达100kHz的信号速率堵死了用普通处理器+纯软件解决的路。100kHz意味着是10μs一个周期，再考虑信号的随机性，要想把波形再现得不太离谱（因没具体指标，只好猜测），每周期至少得采样8～16次吧？只有1μs这么点时间让普通单片机的软件干活连门都没有，而PLD在这方面却能游刃有余地表现。
3、综合上述1、2，与其分别装CPU和PLD两样器件，在FPGA里内嵌CPU Core是最节省的办法。
球在你脚下
引用: 原帖由 addegofly 于 2009-10-6 03:17 发表
看来是不是只能用ADC+FPGA+DAC的方案了，用软件来实现周期的压缩。
谢谢各位大侠的不吝指教！！
为什么总用3/4号仿宋? 答：大点清楚‘，仿宋是工程图的标准字体。
回复 17楼 xiaoxif 的帖子
谢谢！这么多大牛的回复，让我受益匪浅。真的很感谢！如果我接下来这个项目继续下去的话，会及时来与版上的各位大牛请教交流的。
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其实可以利用业余时间，探讨下这个问题，也为日后的项目打下基础啊
回复 18楼 addegofly 的帖子
“设计是由课题要求的指标决定的，首先圈定具体设计要求，列出可能实现的方法，其次是成本、制作难易度等的综合平衡。”
谢谢xiaoxif和仙猫，学习了。
addegofly可以将需要设计的具体指标列出，咱们继续讨论。
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