[讨论] 讨论FPGA访问异步时钟源的接口方法

eeleader   2010-3-25 08:39 楼主
FPGA程序经常在设计中访问异步时序接口,怎样有效可靠访问,具体有哪些实现方法?

回复评论 (4)

我的设计方法

在设计允许的情况下,让FPGA系统时钟至少异步时钟接口的系统时钟的2倍以上。可以采用内部锁相环获得所需要的时钟。
点赞  2010-3-25 08:41
接入信号踩两拍
楼主的讨论话题真不错!
点赞  2010-3-25 11:19
采用握手信号也行,I2C接口就很不错
点赞  2010-3-25 11:39
不知道你只的是异步时序电路设计还是只是异步clock问题。 如果是clock, 可以用PLL设置,可以设定你所需要的phase shift
点赞  2010-3-25 11:53
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 京公网安备 11010802033920号
    写回复