[讨论] V2.0的采样时钟设计~

考虑时钟频率大于100MHz,同时,相位要比较精确.而且,当被采样信号在50M时,为设计达到7位以上的有效分辨率(ADC08200在被采样信号50M时典型ENOB为7.3位),同时有45DB以上信噪比(SNR),要求时钟的孔径抖动小于25ps,如此就对时钟源提出很高的要求.

有效位/信噪比和被采样信号频率关系


FPGA内的PLL是达不到的,CYCLONE/2/3系列的PLL孔径抖动在200~300ps,输入信号超过10MHz性能将严重下降.

CycloneII的PLL参数


而一般逻辑门的抖动却远小于这个值(fs级),不用考虑抖动问题.
因此时钟源要选用专用PLL芯片,当前使用比较廉价的ICS502(50ps,20MHz以下达到要求),视实际效果决定最终可能换性能更好的片子.
我们做的是双路的交错采样,因此要两个相位差为180度的时钟.
为保证得到两个反相时钟相位差精度,减少传输门延时引入的相位差,使用将单端时钟转成差分,再扇出分别转成正向和反向单端信号的方法得到精确的反相时钟.理论上,使用高速比较器如LT1715进行反转也是可以的,即时钟分别送入两个比较器的正/负输入端,另两端给一个合适的比较电平即扇出两个相反时钟,不过其引入的抖动未经验证,当前也没有仪器可以做眼图,故弃用.      

比较器产生交错信号示意


效果相近的常见PLL还有CDCE913

[ 本帖最后由 FLT9006 于 2010-3-25 11:15 编辑 ]

呵呵 帮顶~~