首页 > 器件类别 > 逻辑 > 逻辑

DV74HC257D

Multiplexer, HC/UH Series, 4-Func, 2 Line Input, 1 Line Output, True Output, CMOS, PDSO16, PLASTIC, SOP-16

器件类别:逻辑    逻辑   

厂商名称:AVG [AVG Semiconductors(HITEK)]

下载文档
器件参数
参数名称
属性值
厂商名称
AVG [AVG Semiconductors(HITEK)]
零件包装代码
SOIC
包装说明
SOP,
针数
16
Reach Compliance Code
unknown
系列
HC/UH
JESD-30 代码
R-PDSO-G16
长度
9.9 mm
负载电容(CL)
50 pF
逻辑集成电路类型
MULTIPLEXER
功能数量
4
输入次数
2
输出次数
1
端子数量
16
最高工作温度
125 °C
最低工作温度
-55 °C
输出特性
3-STATE
输出极性
TRUE
封装主体材料
PLASTIC/EPOXY
封装代码
SOP
封装形状
RECTANGULAR
封装形式
SMALL OUTLINE
传播延迟(tpd)
150 ns
认证状态
Not Qualified
座面最大高度
1.75 mm
最大供电电压 (Vsup)
6 V
最小供电电压 (Vsup)
2 V
标称供电电压 (Vsup)
4.5 V
表面贴装
YES
技术
CMOS
温度等级
MILITARY
端子形式
GULL WING
端子节距
1.27 mm
端子位置
DUAL
宽度
3.9 mm
参数对比
与DV74HC257D相近的元器件有:DV74HC257N。描述及对比如下:
型号 DV74HC257D DV74HC257N
描述 Multiplexer, HC/UH Series, 4-Func, 2 Line Input, 1 Line Output, True Output, CMOS, PDSO16, PLASTIC, SOP-16 Multiplexer, HC/UH Series, 4-Func, 2 Line Input, 1 Line Output, True Output, CMOS, PDIP16, PLASTIC, DIP-16
厂商名称 AVG [AVG Semiconductors(HITEK)] AVG [AVG Semiconductors(HITEK)]
零件包装代码 SOIC DIP
包装说明 SOP, DIP,
针数 16 16
Reach Compliance Code unknown unknown
系列 HC/UH HC/UH
JESD-30 代码 R-PDSO-G16 R-PDIP-T16
长度 9.9 mm 19.175 mm
负载电容(CL) 50 pF 50 pF
逻辑集成电路类型 MULTIPLEXER MULTIPLEXER
功能数量 4 4
输入次数 2 2
输出次数 1 1
端子数量 16 16
最高工作温度 125 °C 125 °C
最低工作温度 -55 °C -55 °C
输出特性 3-STATE 3-STATE
输出极性 TRUE TRUE
封装主体材料 PLASTIC/EPOXY PLASTIC/EPOXY
封装代码 SOP DIP
封装形状 RECTANGULAR RECTANGULAR
封装形式 SMALL OUTLINE IN-LINE
传播延迟(tpd) 150 ns 150 ns
认证状态 Not Qualified Not Qualified
座面最大高度 1.75 mm 4.44 mm
最大供电电压 (Vsup) 6 V 6 V
最小供电电压 (Vsup) 2 V 2 V
标称供电电压 (Vsup) 4.5 V 4.5 V
表面贴装 YES NO
技术 CMOS CMOS
温度等级 MILITARY MILITARY
端子形式 GULL WING THROUGH-HOLE
端子节距 1.27 mm 2.54 mm
端子位置 DUAL DUAL
宽度 3.9 mm 7.62 mm
3517的试用分享咧?
被收起来了么?俺想找找看都找不到嘞,是不是应该归拢一下哦? 3517的试用分享咧? ...
lelee007 嵌入式系统
有没有人做过这样一个东西?
一个麦克风,超声波发射器,还有控制器,还有其他分立元件,用东西敲一下玻璃杯,麦克风接收到声波信号,经...
gan_xiaofei DIY/开源硬件专区
开源128x32 OLED SSD1316扩展模块AD电路设计
开源一款SSD1316 OLED 扩展模块,体积迷你,使用IIC控制总线。 1、预览图片: ...
IC爬虫 创新实验室
收发器在接收端为什么要采用一个bitslip模块以及该模块的实现
RT。 采用了altlvds_tx和altlvds_rx核,在接收端串行转并行以后,采用了一个bit...
robertslyh FPGA/CPLD
DSP学习进阶
学习TI的各种DSP,本着循序渐进的原则,可以分为多个层次。根据我多年开发DSP的经验,在这里总结一...
fsfisofis DSP 与 ARM 处理器
电子设计1000例
如题。在该网站受益颇丰,做一点贡献吧。 电子设计1000例 thanks,虽然我不太喜欢模电 回复:...
thtlj 模拟电子
热门器件
热门资源推荐
器件捷径:
L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ
需要登录后才可以下载。
登录取消