EP20K400CF672C8,EP20K400CF672C8 pdf中文资料,EP20K400CF672C8引脚图,EP20K400CF672C8电路-Datasheet-电子工程世界

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APEX 20KC

Programmable Logic

Device

Data Sheet

February 2004 ver. 2.2

Features...

■

Programmable logic device (PLD) manufactured using a 0.15-µm all-

layer copper-metal fabrication process

–

25 to 35% faster design performance than APEX

20KE devices

–

Pin-compatible with APEX 20KE devices

–

High-performance, low-power copper interconnect

–

MultiCore

architecture integrating look-up table (LUT) logic

and embedded memory

–

LUT logic used for register-intensive functions

–

Embedded system blocks (ESBs) used to implement memory

functions, including first-in first-out (FIFO) buffers, dual-port

RAM, and content-addressable memory (CAM)

High-density architecture

–

200,000 to 1 million typical gates (see

Table 1)

–

Up to 38,400 logic elements (LEs)

–

Up to 327,680 RAM bits that can be used without reducing

available logic

Note (1)

EP20K400C

1,052,000

400,000

16,640

104

212,992

-7, -8, -9

1,664

488

Table 1. APEX 20KC Device Features

Feature

Maximum system gates

Typical gates

LEs

ESBs

Maximum RAM bits

PLLs

(2)

Speed grades

(3)

Maximum macrocells

Maximum user I/O pins

Notes to

Table 1:

(1)

(2)

(3)

EP20K200C

526,000

200,000

8,320

106,496

-7, -8, -9

832

376

EP20K600C

1,537,000

600,000

24,320

152

311,296

-7, -8, -9

2,432

588

EP20K1000C

1,772,000

1,000,000

38,400

160

327,680

-7, -8, -9

2,560

708

The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to

57,000 additional gates.

PLL: phase-locked loop.

The -7 speed grade provides the fastest performance.

Altera Corporation

DS-APEX20KC-2.2

APEX 20KC Programmable Logic Device Data Sheet

...and More

Features

■

Low-power operation design

–

1.8-V supply voltage (see

Table 2)

–

Copper interconnect reduces power consumption

–

MultiVolt

I/O support for 1.8-V, 2.5-V, and 3.3-V interfaces

–

ESBs offering programmable power-saving mode

Flexible clock management circuitry with up to four phase-locked

loops (PLLs)

–

Built-in low-skew clock tree

–

Up to eight global clock signals

–

ClockLock

feature reducing clock delay and skew

–

ClockBoost

feature providing clock multiplication and

division

–

ClockShift

feature providing programmable clock phase and

delay shifting

Powerful I/O features

–

Compliant with peripheral component interconnect Special

Interest Group (PCI SIG)

PCI Local Bus Specification,

Revision 2.2

for 3.3-V operation at 33 or 66 MHz and 32 or 64 bits

–

Support for high-speed external memories, including DDR

synchronous dynamic RAM (SDRAM) and ZBT static RAM

(SRAM)

–

16 input and 16 output LVDS channels at 840 megabits per

second (Mbps)

–

Direct connection from I/O pins to local interconnect providing

fast

and

times for complex logic

–

MultiVolt I/O support for 1.8-V, 2.5-V, and 3.3-V interfaces

–

Programmable clamp to V

CCIO

–

Individual tri-state output enable control for each pin

–

Programmable output slew-rate control to reduce switching

noise

–

Support for advanced I/O standards, including low-voltage

differential signaling (LVDS), LVPECL, PCI-X, AGP, CTT,

SSTL-3 and SSTL-2, GTL+, and HSTL Class I

–

Supports hot-socketing operation

–

Pull-up on I/O pins before and during configuration

Table 2. APEX 20KC Supply Voltages

Feature

Internal supply voltage (V

CCINT

)

1.8 V

Voltage

MultiVolt I/O interface voltage levels (V

CCIO

) 1.8 V, 2.5 V, 3.3 V, 5.0 V

(1)

Note to

Table 2:

(1)

APEX 20KC devices can be 5.0-V tolerant by using an external resistor.

Altera Corporation

APEX 20KC Programmable Logic Device Data Sheet

■

Advanced interconnect structure

–

Copper interconnect for high performance

–

Four-level hierarchical FastTrack

interconnect structure

providing fast, predictable interconnect delays

–

Dedicated carry chain that implements arithmetic functions such

as fast adders, counters, and comparators (automatically used by

software tools and megafunctions)

–

Dedicated cascade chain that implements high-speed,

high-fan-in logic functions (automatically used by software tools

and megafunctions)

–

Interleaved local interconnect allows one LE to drive 29 other

LEs through the fast local interconnect

Advanced software support

–

Software design support and automatic place-and-route

provided by the Altera

Quartus

II development system for

Windows-based PCs, Sun SPARCstations, and HP 9000

Series 700/800 workstations

–

Altera MegaCore

functions and Altera Megafunction Partners

Program (AMPP

) megafunctions optimized for APEX 20KC

architecture available

–

NativeLink

integration with popular synthesis, simulation,

and timing analysis tools

–

Quartus II SignalTap

embedded logic analyzer simplifies

in-system design evaluation by giving access to internal nodes

during device operation

–

Supports popular revision-control software packages including

PVCS, RCS, and SCCS

Notes (1), (2)

652-Pin BGA

Table 3. APEX 20KC QFP & BGA Package Options & I/O Count

Device

EP20K200C

EP20K400C

EP20K600C

EP20K1000C

208-Pin PQFP 240-Pin PQFP

136

168

356-Pin BGA

271

488

Altera Corporation

APEX 20KC Programmable Logic Device Data Sheet

Table 4. APEX 20KC FineLine BGA Package Options & I/O Count

Notes (1), (2)

Device

EP20K200C

EP20K400C

EP20K600C

EP20K1000C

Notes to

Tables 3

and

(1)

(2)

(3)

I/O counts include dedicated input and clock pins.

APEX 20KC device package types include plastic quad flat pack (PQFP), 1.27-mm

pitch ball-grid array (BGA), and 1.00-mm pitch FineLine BGA

packages.

This device uses a thermally enhanced package, which is taller than the regular

package. Consult the

Altera Device Package Information Data Sheet

for detailed

package size information.

484 Pin

376

672 Pin

1,020 Pin

488

(3)

508

(3)

508

(3)

588

708

Table 5. APEX 20KC QFP & BGA Package Sizes

Feature

Pitch (mm)

Area (mm

)

Length

Width (mm

mm)

208-Pin PQFP

0.50

924

30.4

240-Pin PQFP

0.50

1,218

34.9

356-Pin BGA

1.27

1,225

35.0

652-Pin BGA

1.27

2,025

45.0

Table 6. APEX 20KC FineLine BGA Package Sizes

Feature

Pitch (mm)

Area (mm )

Length

Width (mm

mm)

484 Pin

1.00

529

672 Pin

1.00

729

1,020 Pin

1.00

1,089

General

Description

Similar to APEX 20K and APEX 20KE devices, APEX 20KC devices offer

the MultiCore architecture, which combines the strengths of LUT-based

and product-term-based devices with an enhanced memory structure.

LUT-based logic provides optimized performance and efficiency for data-

path, register-intensive, mathematical, or digital signal processing (DSP)

designs. Product-term-based logic is optimized for complex

combinatorial paths, such as complex state machines. LUT- and product-

term-based logic combined with memory functions and a wide variety of

MegaCore and AMPP functions make the APEX 20KC architecture

uniquely suited for SOPC designs. Applications historically requiring a

combination of LUT-, product-term-, and memory-based devices can now

be integrated into one APEX 20KC device.

Altera Corporation

APEX 20KC Programmable Logic Device Data Sheet

APEX 20KC devices include additional features such as enhanced I/O

standard support, CAM, additional global clocks, and enhanced

ClockLock clock circuitry.

Table 7

shows the features included in

APEX 20KC devices.

Table 7. APEX 20KC Device Features (Part 1 of 2)

Feature

MultiCore system integration

Hot-socketing support

SignalTap logic analysis

32-/64-bit, 33-MHz PCI

32-/64-bit, 66-MHz PCI

MultiVolt I/O

Full support

Full compliance

Full compliance in -7 and -8 speed grades in

selected devices

1.8-V, 2.5-V, or 3.3-V V

CCIO

selected bank by bank

5.0-V tolerant with use of external resistor

Clock delay reduction

/(n

clock multiplication

Drive ClockLock output off-chip

External clock feedback

ClockShift circuitry

LVDS support

Up to four PLLs

ClockShift clock phase adjustment

Eight

APEX 20KC Devices

ClockLock support

Dedicated clock and input pins

Altera Corporation

参数对比

与EP20K400CF672C8相近的元器件有：EP20K400CF672C9、EP20K1000CB652C7、EP20K1000CF672C7N、EP20K1000CF672C9、EP20K600CB652C9、EP20K600CF672I8、EP20K600CF672C9、EP20K600CF672C7、EP20K1000CF33C8。描述及对比如下：

型号	EP20K400CF672C8	EP20K400CF672C9	EP20K1000CB652C7	EP20K1000CF672C7N	EP20K1000CF672C9	EP20K600CB652C9	EP20K600CF672I8	EP20K600CF672C9	EP20K600CF672C7	EP20K1000CF33C8
描述	FPGA - Field Programmable Gate Array CPLD - APEX 20K 1664 Macros 488 IO	FPGA - Field Programmable Gate Array CPLD - APEX 20K 1664 Macro 488 IOs	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2560 Macros 488 IO	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2560 Macros 508 IO	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2560 Macro 508 IOs	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2432 Macro 488 IOs	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2432 Macros 508 IO	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2432 Macro 508 IOs	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2432 Macros 508 IO	FPGA - Field Programmable Gate Array CPLD - APEX 20K 2560 Macros 1.8 V
是否无铅	含铅	含铅	含铅	不含铅	含铅	含铅	含铅	含铅	含铅	含铅
是否Rohs认证	不符合	不符合	不符合	符合	不符合	不符合	不符合	不符合	不符合	不符合
厂商名称	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)	Altera (Intel)
零件包装代码	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA
包装说明	27 X 27 MM, 1 MM PITCH, FBGA-672	27 X 27 MM, 1 MM PITCH, FBGA-672	45 X 45 MM, 1.27 MM PITCH, BGA-652	BGA,	27 X 27 MM, 1 MM PITCH, FBGA-672	45 X 45 MM, 1.27 MM PITCH, BGA-652	27 X 27 MM, 1 MM PITCH, FBGA-672	27 X 27 MM, 1 MM PITCH, FBGA-672	27 X 27 MM, 1 MM PITCH, FBGA-672	33 X 33 MM, 1 MM PITCH, FBGA-1020
针数	672	672	652	672	672	652	672	672	672	1020
Reach Compliance Code	compliant	compliant	compliant	compliant	compliant	compliant	not_compliant	not_compliant	not_compliant	not_compliant
ECCN代码	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A	3A001.A.7.A
JESD-30 代码	S-PBGA-B672	S-PBGA-B672	S-PBGA-B652	S-PBGA-B672	S-PBGA-B672	S-PBGA-B652	S-PBGA-B672	S-PBGA-B672	S-PBGA-B672	S-PBGA-B1020
JESD-609代码	e0	e0	e0	e1	e0	e0	e0	e0	e0	e0
长度	27 mm	27 mm	45 mm	27 mm	27 mm	45 mm	27 mm	27 mm	27 mm	33 mm
湿度敏感等级	3	3	3	3	3	3	4	4	4	3
专用输入次数	4	4	4	4	4	4	4	4	4	4
I/O 线路数量	488	488	488	508	508	488	508	508	508	708
端子数量	672	672	652	672	672	652	672	672	672	1020
最高工作温度	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C
组织	4 DEDICATED INPUTS, 488 I/O	4 DEDICATED INPUTS, 488 I/O	4 DEDICATED INPUTS, 488 I/O	4 DEDICATED INPUTS, 508 I/O	4 DEDICATED INPUTS, 508 I/O	4 DEDICATED INPUTS, 488 I/O	4 DEDICATED INPUTS, 508 I/O	4 DEDICATED INPUTS, 508 I/O	4 DEDICATED INPUTS, 508 I/O	4 DEDICATED INPUTS, 708 I/O
输出函数	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL	MACROCELL
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA
封装形状	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE
封装形式	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY
峰值回流温度（摄氏度）	220	220	220	245	220	220	220	220	220	220
可编程逻辑类型	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD	LOADABLE PLD
传播延迟	1.78 ns	2 ns	1.49 ns	1.49 ns	2.02 ns	2 ns	1.78 ns	2 ns	1.48 ns	1.79 ns
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
座面最大高度	3.5 mm	3.5 mm	3.5 mm	3.5 mm	3.5 mm	2 mm	3.5 mm	3.5 mm	3.5 mm	3.5 mm
最大供电电压	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V	1.89 V
最小供电电压	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V	1.71 V
标称供电电压	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V
表面贴装	YES	YES	YES	YES	YES	YES	YES	YES	YES	YES
温度等级	OTHER	OTHER	OTHER	OTHER	OTHER	OTHER	INDUSTRIAL	OTHER	OTHER	OTHER
端子面层	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	TIN SILVER COPPER	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	Tin/Lead (Sn63Pb37)	Tin/Lead (Sn63Pb37)	Tin/Lead (Sn63Pb37)	Tin/Lead (Sn63Pb37)
端子形式	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL
端子节距	1 mm	1 mm	1.27 mm	1 mm	1 mm	1.27 mm	1 mm	1 mm	1 mm	1 mm
端子位置	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	30	30	30	40	30	30	30	30	30	30
宽度	27 mm	27 mm	45 mm	27 mm	27 mm	45 mm	27 mm	27 mm	27 mm	33 mm
输入次数	480	480	480	-	500	480	500	500	500	-
逻辑单元数量	16640	16640	38400	-	38400	24320	24320	24320	24320	-
输出次数	480	480	480	-	500	480	500	500	500	-
封装等效代码	BGA672,26X26,40	BGA672,26X26,40	BGA652,35X35,50	-	BGA672,26X26,40	BGA652,35X35,50	BGA672,26X26,40	BGA672,26X26,40	BGA672,26X26,40	-
电源	1.8,1.8/3.3 V	1.8,1.8/3.3 V	1.8,1.8/3.3 V	-	1.8,1.8/3.3 V	1.8,1.8/3.3 V	1.8,1.8/3.3 V	1.8,1.8/3.3 V	1.8,1.8/3.3 V	-
技术	CMOS	CMOS	CMOS	-	CMOS	CMOS	CMOS	CMOS	CMOS	-

电机驱动开发交流之二：电机驱动产品的研发流程: 接上一个帖子：https://bbs.eeworld.com.cn/thread-1155638...; 安驱技术_孙大卫电机驱动控制（Motor Control）

官网买东西怎么弄？: MSP-BNDL-FR5969LCD 要买个这个地址填完了下一步就这样了。。。不是卖完了吧。。。...; yjsguo 微控制器 MCU

简易433MHz单芯天线疑问: 用单芯线来做简易的433MHz天线，除了接口阻抗匹配外，天线直径大小对发射功率大小有何影响呢？比如0...; zefsgq RF/无线

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动力电池“扩产竞赛”提速新增项目以磷酸铁锂为主

TWh规模的需求已成共识，未来几年比拼的将是工业化能力和产能供给可靠性；同时，地方政府也在紧抓“风口”，希望在接下来仅有的几年风口时间，尽快将优质动力电池项目揽入囊中，打造成新的经济增长引擎。在需求确定、机遇关键期，具备客户、市场、技术、资本和供应链管控能力的企业，正与一些地方政府掀起新一轮动力电池扩产竞赛，备战动力电池全球化竞争。据电池中国网统计，尽管今年刚刚过去不到4个月时...[详细]
集成电路产业发展纲要发布在即

据知情人士最新透露，高层关于促进集成电路产业发展的纲要文件已经草拟完成，计划于2014年一季度发布。政府将以财政扶持与市场化运作相结合的模式，重点扶持具有自主创新能力的本土龙头企业做大做强。　　政策支持力度可期　　业内资深人士在接受记者采访时表示，半导体与集成电路产业将是未来30年发展最重要的工业物资。　　此前，以国务院副总理马凯牵头的调研小组已就此赴深圳、杭州、上海三地调研。上述人...[详细]
使用了可变电导放大器的电压控制放大器VCA

电路的功能电压控制放大器（VCA）因可用外部直流电压调节其放大倍数，所以除作普通放大倍数可变的电路用外，还可用作AGC放大器的放大倍数可变部件以及低频振幅调制电路等。通常采用乘法运算的工作原理。本电路则采用可变GM型OP放大器，靠外电压使互导发生变化，从而实现VCA。电路工作原理 CA3080是一种被称为OTA的IC它是一种差动输入/电流输出型的OP放大器。互导GM用公式...[详细]
最新光声成像技术提供小动物器官完整截面图像

很多小型实验动物，最常见的是小鼠，对新药开发、生理、病理以及临床前研究都是不可或缺的。如果能够更好的研究这些小动物的活体情况，对于很多研究来说更具参考价值，比如，肿瘤的发展，药物的递送，预后的研究。来自杜克大学和华盛顿大学圣路易斯分校的研究人员开发了一种名为单脉冲光声计算机断层扫描（SIP－PACT）的技术。这是一种新的光声技术组合，它能够提供惊人的高分辨率，可以实现对活体小动物实时的断层扫...[详细]
一种基于超级电容器储能的光伏控制器的实现

能源是人类社会存在和发展的重要物质基础，随着社会的发展，能源日渐减少，并伴随着环境问题日益突出，使得越来越多的国家把目光投向可再生能源。太阳能作为重要能源之一，以其永不枯竭，无污染等优点，正得到迅速的发展。但是太阳能电池在其工作过程中，由于受环境(主要包括日照强度，温度)的影响，其输出具有明显的非线性特性，造成电池与负载之间的不匹配，从而不能使太阳能最大效率地转化为电能输出。为了实...[详细]
手把手教你在LabVIEW下使用OPC

　　NI LabVIEW软件可以通过多种方式与可编程逻辑控制器(PLC)通信。用于过程控制的OLE(OPC)定义了在控制设备和人机界面(HMI)间实时对象数据通信的标准。OPC服务器适用于几乎所有PLC和可编程自动化控制器(PAC)。在本教程中，您将学习如何在LabVIEW中使用OPC与联网的 PLC通信。　　目录　　本教程使用 LabVIEW数据记录与监控(DSC)模块。该模块包含了...[详细]
新时代的曙光？法兰克福车展启示录

中秋已过，意味着9月也进入中旬，距离2019年也只剩下最后四分之一路程。一项事情完结之时我总习惯于进行总结，正好法兰克福车展大幕刚落，作为世界级A类车展，厂家的状态、展品的类型都强烈昭示着未来汽车发展方向。换言之，今后市场上将出现什么样的产品从中都有体现。当然，任何人看问题的角度都有其局限性，观点难免偏颇，欢迎您在下方与我讨论。 ● 燃油不死　　尽管现实与网络中都不乏“硬核”车迷，但这...[详细]
ATE解决方案助力泰瑞达完成第10000台测试系统发货

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MSP432P401R+TOFLuna激光雷达测距+OLED显示

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中广核首个光伏电站发电侧储能项目落户新疆英吉沙

　　7月27日，“中广核英吉沙20MW光伏发电3MW/6MWh储能项目”正式列入新疆自治区首批光伏电站发电侧储能试点项目，成为继国家级分散式接入风电、风电清洁供暖示范项目之后，中广核新能源在新疆区域的又一业务创新，是中广核新能源首个发电侧储能项目。　　中广核新疆英吉沙光伏电站储能项目，位于中广核新疆英吉沙光伏电站内。目前光伏电站总装机规模为20WM，拟建设储能电站装机规模为3MW/6MW...[详细]
全球第一季度电视出货量下降

据 IHS 公司的电视市场追踪报告，第一季度中国仍然是全球最大的电视市场，在八个地区中名列前茅，占据了当季电视出货量的将近四分之一。第一季度中国市场的电视出货量为 1210 万台，占全球的 24% ，超过了西欧和北美，这两个地区分别排在第二和第三位。去年第四季度中国也排名第一，份额是 21% 。尽管第一季度中国市场的出货量低于去年第四季度，和其它地区一样，但中国却设...[详细]
ok6410的madplay配置

二.移植嵌入式播放器 madplay madplay 播放器程序主要依赖于如下库： zlib 　　　　 zlib-1.1.4.tar.gz　　　　　　提供数据压缩用的函式库 libid3tag 　　libid3tag-0.15.1b.tar.gz 　　mp3 文件 id3 标签分析库 libmad　　　 libmad-0.15.1b.tar.gz　　　高精度 MPEG 音频解码库，支持 MPE...[详细]
五大趋势将引领国内电子警察应用发展

电子警察系统通过对闯红灯等违章行为进行全过程的检测、抓拍、录像，全面地反映出车辆违章过程，为依法处罚提供了充足的法律依据，同时也解决了因驾驶员违章行为所造成的交通阻塞问题，大大提高了安全系数，避免和减少了交通事故的发生，给交通管理工作带来了极大的便利。　　从1996年北京市公安局公安交通管理局科研所在北京市西四路口试验国内第一台“抢红灯自动拍摄器”获得成功发展至今，经过十多年的发展...[详细]
东芝推出面向多种车载应用3相直流无刷电机的新款栅极驱动IC

中国上海，2024年10月31日—— 东芝电子元件及存储装置株式会社（“东芝”）今日宣布，开始提供适用于3相直流无刷电机的栅极驱动 IC——“TB9084FTG”的工程样品。这款器件可用于驱动包括车身系统应用、电动泵以及电机发电机在内的关键车载功能。该器件样品现已开放申请。当前道路车辆上的许多机械式器件现已实现电气化，且在车辆上装有大量车载电机，包括车身系统应用中使用的电机。这...[详细]