为了提高乘法器的综合性能，从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积，利用跳跃式Wallace树结构进行部分积压缩，通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试，并在0.18 μm SMIC工艺下进行逻辑综合及布局布线。结果表明，与采用传统Wallace树结构的乘法器相比，该乘法器的延时减少了29%，面积减少了17%，功耗降低了38%，能够满足高性能的处理要求。关键词：Booth算法；跳跃式Wallace树；乘法器；LING加法器