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2019年04月10日 | 台积电完成5nm基础设施设计：逻辑密度是7nm 1.8倍
2019-04-10 来源：爱集微
根据外媒的报道，台积电宣布他们已经完成了5纳米工艺的基础设施设计，进一步晶体管密度和性能。台积电的5纳米工艺将再次采用EUV技术，从而提高产量和性能。
根据台积电的说法，5纳米工艺比其7纳米工艺提升很大，以Arm Cortex-A72内核为例，工艺改进使得逻辑密度提高1.8倍，时钟速度增加15％，SRAM和模拟电路面积减少，这意味着每个晶圆的芯片数量更多。该工艺适用于移动，互联网和高性能计算应用程序。台积电还为硅设计流程方案提供在线工具，这些方案针对5 nm工艺进行了优化。据报道，台积电现已开始风险生产。
史海拾趣
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