2020年02月24日 | AI插入器功率建模和HBM功率噪声预测研究

2020-02-24 来源：EEWORLD

翻译自——Semiwiki，Mike Gianfagna

我在2020设计大会上参加了一个2.5D硅互层分析的会议。与本次展会上的许多演示一样，生态系统协作是一大重点。本次会议上，Cadence首席应用工程师胡劲松和Enflame公司高级工程师何永松提出了插入器功率建模和HBM功率噪声预测的方法。虽然应用的重点是人工智能，但所提出的建模方法具有广泛的适用性。

Enflame Tech是一家初创公司，在上海和北京都有研发中心。他们正在开发AI培训平台解决方案，包括深度学习加速器、PCIe板和软件栈，目标是云服务提供商和数据中心。

由于本次设计的重点是AI训练，所以在车上有一个4-hi HBM2内存栈来存储训练数据。ASIC通过硅插层与HBM2集成。ASIC包含单个集成的硬宏物理量，它有8个独立的通道，DQ总宽度为1024，信号总数为3300 +。

2.5D AI Package

本项目的两个关键要素是插入器的设计和仿真。在信号完整性方面，HBM和PHY之间的电线长度是精心选择的，因为较长的长度需要更强的驱动程序。高速信号路由在M1/M3，屏蔽层在M2。所有信号路由均设计线长差±0.15%。优化后的物理配置包括信号宽度、道间距和屏蔽图案，如下图所示。

Interposer design

AI芯片有大量的HBM模具进行并行计算，并且由于微凸和C4凸（micro-bump and C4 bump）的显著规模，它为物理设计和仿真工程师带来了一定程度的建模困难。完整插入器设计的功率建模方面，使用Cadence Cadence Sigrity XcitePI提取工具提取SPICE netlist模型。模型后处理可以验证z阻抗、IR压降和时域功率波纹，如下图所示。

Cadence Sigrity XcitePI extraction flow

功率噪声是保证HBM总线稳定性的关键，同时处理庞大的HBM网系统信号和功率仿真也是当前工具面临的挑战。设计大会的报告提出了两种预测HBM功率噪声的创新方法，使用Cadence Sigrity SystemSI和System Explorer工具进行系统时域仿真。电压倍增法和电流诱导法用于进一步的功率噪声预测，下图是一个典型的场景。( “CMF”的首字母缩写是“当前乘数”的意思。)

基准测试是通过安装在参考板上的测试芯片进行的，测试结果表明，模拟预测与预测数据有很好的相关性。

Lab measurement setup

综上所述，这些功率建模和噪声预测技术可广泛应用于多种不同类型的2.5D HBM基硅插层设计。

延伸阅读——IR压降

IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小。

SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一个同步设计中它们必须同时翻转。因此，一定程度的IR压降是不可避免的。

IR压降可能是局部或全局性的。当相邻位置一定数量的逻辑门单元同时有逻辑翻转动作时，就引起局部IR压降现象，而电源网格某一特定部分的电阻值特别高时，例如R14远远超出预计时，也会导致局部IR压降；当芯片某一区域内的逻辑动作导致其它区域的IR压降时，称之为全局现象。

IR压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效，尽管逻辑仿真显示设计是正确的。而局部IR压降比较敏感，它只在一些特定的条件下才可能发生，例如所有的总线数据同步进行翻转，因此芯片会间歇性的表现出一些功能故障。而IR压降比较普遍的影响就是降低了芯片的速度。试验表明，逻辑门单元上5%的IR压降将使正常的门速度降低15%。

AI插入器 HBM

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