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2020年07月17日 | 成功流片前的“临门一脚” 芯片验证怎样才能更优化和高效
2020-07-17 来源：爱集微
一枚小小的芯片，在指甲盖大小的空间里集成了数十亿甚至上百亿的晶体管，可以说是集人类最高智慧之所成。随着工艺制程的演进，相同单位面积里所集成的晶体管也越来越密集。今年4月初爆料的台积电3nm细节显示，每平方毫米集成了2.5亿晶体管，密度可谓惊人。
如此精密复杂的芯片，它的诞生不仅要经过无数道工序的“千锤百炼”，更是涉及到高昂至上亿美金研发成本、流片成本，这使得芯片设计的每个环节都不容许出现丝毫错误。
数据显示，目前芯片一次投片成功率只有35%左右，造成芯片重复投片的主要原因就是验证不够充分。据了解，芯片设计的验证需要投入的资源已占整个设计资源的60%~80%。
验证工作作为芯片前端开发的最后一道保障，是保证芯片一版成功的重要基石，更是进入市场的关键一环。随着芯片所继承的内容和复杂程度日益提高，验证需要探索的空间和范围越来越大，每一次验证都像是一次“大海捞针”，因此验证所需要的时间亦越来越长。
物理版图验证的完成代表着整个芯片设计阶段完成，其重要性不言而喻，尤其是随着集成电路的高度集成化和复杂化，对版图进行验证更显重要。版图验证保证了芯片依照其设计功能准确无误地实现，主要包括设计规则检查 (DRC) 、电路图版图对照检查 (LVS) 、版图的电路提取 (NE) 、电学规则检查 (ERC) 和寄生参数提取 (PEX) 。
然而，传统的验证工具要么验证版图的几何图形，要么验证电路的电气特性，但都不能同时进行两种验证。为了让验证工作更高效和优化，能否有一款验证工具可以同时兼顾以上两种验证？
上述需求，就是情境感知物理验证 (PV)诞生的大背景。据了解，情境感知PV检查最初是对基本设计规则检查 (DRC)的扩展，但经过快速发展，其目前已经可用于满足当今设计的严苛流程和可靠性要求。情境感知物理验证将元器件的电气特征与其物理版图相结合并分析该信息，以评估各种设计条件，从高级设计规则合规性到电路和可靠性验证，再到设计优化和完成。
除DRC外，情境感知验证还为其他验证流程增加了新的维度。随着工艺节点的发展，版图变得更小，封装变得更加紧密，设计/应用对电压域、网络和图形的数量及其复杂性和可变性方面的要求变得更加复杂，情境感知验证流程的挑战也与日俱增。例如，情境感知流程并非仅仅基于光学邻近效应修正 (OPC) 热点或硅失效来定义关键版图图形，同时也可以为图形库扩展电气驱动的图形，例如差分对、电流镜、硅光子结构和其他。
在上述情景之下，在没有自动支持的情况下调用情境感知的检查，需要设计人员手工分析和选择电气元器件，在前端/后端之间进行交互引用，以及手动添加标记层和版图标注，这一过程不仅耗时费力而且容易出现人为错误。鉴于情境感知检查类型和数量不断增长，手动方法已不再可行。
此外，随着复杂度更高的产品不断开发出来，以及消费者对性能和可靠性的要求越来越高，使用自动执行的情境感知检查已成为面向市场提供可靠、及时的产品不可或缺的最佳实践。由此，市场亟需一款可自动执行情境感知的验证平台。据悉，国际知名EDA大厂Mentor推出的Calibre 平台即可完美解决上述难题。具体是如何实现的？下载文档即可查看方案原文。
史海拾趣
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