下一代晶体管有什么不同

经过近十年和五个主要节点以及大量半节点之后，半导体制造业将开始从 finFET 过渡到 3nm 技术节点的全栅堆叠纳米片晶体管架构。

相对于 finFET，纳米片晶体管通过在相同电路占位面积中增加沟道宽度来提供更多驱动电流。环栅设计改善了通道控制并最大限度地减少了短通道效应。

图 1：在纳米片晶体管中，栅极在所有侧面（栅极四周）与沟道接触，并且多个片可实现比 finFET 更高的驱动电流。硅取向差异（110 到 100）会改变沟道中的载流子迁移率。来源：K. Zhao，IBM/IEDM 2021

从表面上看，纳米片晶体管类似于 finFET，但纳米片通道与基板平行排列，而不是垂直排列。纳米片晶体管的制造始于沉积 Si/SiGe 异质结构，与衬底隔离以防止寄生传导。

第一个图案化步骤将该异质结构切割成柱。在虚拟栅极制造之后，内部间隔物蚀刻步骤在 SiGe 层中切出一个凹槽。内部隔离层蚀刻步骤（下面将详细讨论）是一个关键的工艺步骤，因为它定义了栅极长度和源极/漏极结重叠。一旦内部间隔物就位，源极/漏极外延、沟道释放蚀刻和替代栅极的形成就完成了晶体管。

构建晶体管柱

尽管 SiGe 层是牺牲材料，而不是成品器件的一部分。但它们的锗浓度是一个重要的工艺变量。正如 IBM 和TEL的 Nicolas Loubet 及其同事在2019 年 IEEE 电子器件会议上发表的工作中所解释的那样，增加锗的量会增加 SiGe 晶格常数，这反过来会增加硅层中的晶格应变，从而可能导致有缺陷。另一方面，在不损坏或腐蚀硅的情况下完全去除 SiGe 材料需要具有高 SiGe:Si 选择性的蚀刻工艺。降低锗浓度往往会降低选择性。

理想情况下，设备设计人员希望最小化纳米片之间的间距，以减少寄生电容。不过，正如 IBM 研究员 Kai Zhao 在去年 IEDM 的会议中解释的那样，可制造间距存在实际限制。一旦牺牲的 SiGe 消失，纳米片之间的空间需要容纳残留物去除、栅极金属、栅极电介质和（特别是对于 pFET）任何额外的功函数调整层。

在 Si/SiGe 异质结构沉积之后，各向异性蚀刻切割所需宽度的柱。在 finFET 架构中，鳍片宽度是标准化的，部分原因是依赖于倍距倍增的光刻方案的局限性。极紫外光刻技术的采用使设计人员能够更灵活地根据需要使用可变器件宽度。

imec 的 CMOS 器件技术总监 Naoto Horiguchi 在接受采访时解释说，纳米片晶体管的柱子可以比 finFET 鳍片更宽。此外，堆叠纳米片晶体管的宽度是其组成纳米片的总和。因此，柱宽度的可变性相对于总通道宽度通常较小。

图 2：蚀刻轮廓直接影响晶体管行为和器件操作的一致性。

来源：IBM 研究院

由于 Si 和 SiGe 具有不同的蚀刻特性，通过交替的 Si/SiGe 层进行蚀刻比蚀刻单片硅柱更复杂。IBM 研究院等离子体蚀刻研究经理 Eric Miller 解释说，堆叠纳米片器件中的每一层在电气上都充当独立的晶体管。如果叠层的蚀刻轮廓不是垂直的，则组件器件的尺寸和特性会有所不同。

此外，Horiguchi 指出，在蚀刻硅时，该工艺需要平衡蚀刻和侧壁钝化。暴露的 SiGe 表面往往不如硅稳定。

定义通道

一旦定义了纳米片柱，高度选择性的各向同性蚀刻会产生内部间隔凹槽，使 SiGe 层相对于硅纳米片缩进。Loubet 说，这个间隔物定义了栅极长度和结重叠，这两者都是关键的晶体管参数，有助于定义器件电阻和电容之间的权衡。压痕的形状定义了剩余的 SiGe（最终将被栅极取代）与源极/漏极区域之间的分隔。湿化学蚀刻工艺倾向于留下半月形轮廓，因为在两个相邻纳米片之间形成弯月面。在沟道释放蚀刻期间去除剩余的 SiGe 可以暴露源极/漏极并将它们与栅极金属直接接触。

图 3：纳米片晶体管工艺流程中的关键蚀刻步骤包括伪栅极蚀刻 (b)、各向异性柱蚀刻 (c)、各向同性内间隔物蚀刻 (e) 和沟道释放步骤 (g)。来源：N. Loubet，IBM

虽然干法蚀刻工艺没有留下弯月面，但日立的 Yu Zhao 和同事仍然观察到圆形蚀刻前沿。在去年的 IEEE 电子器件技术和制造会议 (EDTM) 上展示的工作中，日立研究人员使用 STEM-EDX 测量锗浓度，确定了 Si/SiGe 柱侧壁上的富锗层。该层显然是在各向异性柱蚀刻期间形成的，蚀刻得更快，导致圆形蚀刻前沿。然后，随着蚀刻通过该侧壁区域进入体硅锗材料，在锗浓度均匀的情况下，均匀的蚀刻速率保持了现有的蚀刻前端形状。柱蚀刻的进一步优化解决了这个问题。

纳米片器件中的最后一个新工艺模块，通道释放蚀刻，定义了最终的纳米片厚度。虽然半导体行业非常有能力沉积精确控制和均匀的异质结构，但在蚀刻掉 SiGe 的同时保持这种精确控制提出了一些新的挑战。Loubet 说，一致的晶体管性能需要极其均匀的纳米片，通常硅损失为 0.5 纳米或更小。

EUV 光刻允许设计人员指定可变的器件宽度，但他们依靠通道释放蚀刻来实际实现它们。如果通道释放蚀刻没有足够的选择性，那么在较宽器件中的通道被清除之前，狭窄器件中的硅纳米片将被腐蚀。因为蚀刻选择性取决于锗浓度，所以在柱或内间隔件蚀刻期间的锗残留和锗扩散会导致沟道释放蚀刻期间的硅损失。

超越纳米片

即使第一个纳米片器件进入生产阶段，制造商已经在考虑增强未来的规模。例如， Imec的叉板设计在 nFET/pFET 对的 n 沟道和 p 沟道两半之间放置了一个绝缘柱。改进的隔离减少了两者之间的最小间距，从而减少了整体电路占用空间。

IBM 的 Kai Zhao 指出，由于纳米片架构将 (100) 晶面平行于衬底放置，而不是 finFET 中的 (110) 取向通道，因此会出现独特的器件迁移问题。使用 (100) 平面会改变电子和空穴的绝对和相对迁移率。

表 1：硅 finFET 和纳米片 FET 中的载流子迁移率。

来源：Kai Zhao，IBM/IEDM 2021

IBM 的 R. Bao 及其同事在去年的 IEDM 上描述了一项提高空穴迁移率的建议，将硅通道用于 nFET 和 SiGe pFET 通道。nFET 纳米片叠层交替使用硅和 SiGe，而 pFET 叠层使用 SiGe 沟道层和 SiGe 牺牲层。两者之间的分离取决于蚀刻工艺的锗敏感性。

中国台湾半导体研究所的 Wei-Yuan Chang 及其同事展示了另一种方法，它依赖于 nFET 和 pFET 器件的 Si/SiGe 堆栈。在这种方法中，氢氟酸、过氧化氢和乙酸的混合物从注定要成为 nFET 的堆叠中去除 SiGe，从而实现约 79:1 的选择性。TMAH 溶液用于从将成为 pFET 的堆叠中去除硅，实现约 8:1 的选择性。他们说，这些早期结果很有希望，但需要进一步优化 pFET 蚀刻。

纳米片晶体管的进一步缩小将需要在相同或更小的电路占位面积中提供更多的驱动电流。

为此，Leti 的 Sylvain Barraud 及其同事展示了具有七个硅通道的 nFET 和 pFET 器件，而不是更典型的两个，使可用驱动电流增加三倍。甚至在未来，可能的设计包括互补 FET (CFET)，其中单个纳米片堆叠包含 p 型和 n 型通道，以及垂直传输纳米片 FET (VTFET)，其将纳米片垂直于衬底平面放置。

不管未来如何，很明显，尽管替代材料具有理论上的优势，但该行业并不急于放弃硅。