发布时间：2014-11-09

　　LVPECL(低压正射极耦合逻辑)是一种输入输出(I/O)技术，从半导体工艺无法集成高性能 P 型设备与高性能 N 型设备起就已出现。因此，在随后的 HCSL 和 LVDS等高速接口中，需要外部无源器件来完成由 P 型设备完成的任务。 　　对 LVPECL 而言，很少有人研究过完成输出级设计所需要的发射极电流控制与传输线终端之间的关系。剖析 LVPECL 闸道的基本原...

发布时间：2014-08-26

　　LVPECL(低压正射极耦合逻辑)是一种输入输出(I/O)技术，从半导体工艺无法集成高性能 P 型设备与高性能 N 型设备起就已出现。因此，在随后的 HCSL 和 LVDS等高速接口中，需要外部无源器件来完成由 P 型设备完成的任务。 　　对 LVPECL 而言，很少有人研究过完成输出级设计所需要的发射极电流控制与传输线终端之间的关系。剖析 LVPECL 闸道的基本原理和...

发布时间：2014-07-12

电路功能与优势 许多系统都要求具有多个低抖动系统时钟，以便实现混合信号处理和定时。图1所示电路将ADF4351集成锁相环(PLL)和压控振荡器(VCO)与ADCLK948接口，后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑(LVPECL)输出。     现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下...

发布时间：2014-06-14

电路功能与优势 许多系统都要求具有多个低抖动系统时钟，以便实现混合信号处理和定时。图1所示电路将ADF4351集成锁相环(PLL)和压控振荡器(VCO)与ADCLK948接口，后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑(LVPECL)输出。     现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下...

发布时间：2013-08-02

器件连接/参考   ADF4351：集成VCO的小数N分频PLL合成器 ADCLK948：提供8路LVPECL输出的时钟扇出缓冲器 评估和设计支持 电路评估板 ADF4351评估板(EVAL-ADF4351EB1Z) ADCLK948评估板(ADCLK948/PCBZ) 设计和集成文件 原理图、布局文件、物料清单 电路功能与优势 许多系统都要求...

发布时间：2013-01-27

器件连接/参考   ADF4351：集成VCO的小数N分频PLL合成器 ADCLK948：提供8路LVPECL输出的时钟扇出缓冲器 评估和设计支持 电路评估板 ADF4351评估板(EVAL-ADF4351EB1Z) ADCLK948评估板(ADCLK948/PCBZ) 设计和集成文件 原理图、布局文件、物料清单 电路功能与优势 许多系...

发布时间：2012-12-10

器件连接/参考 ADF4351：集成VCO的小数N分频PLL合成器 ADCLK948：提供8路LVPECL输出的 时钟 扇出缓冲器 评估和设计支持 电路评估板 ADF4351评估板(EVAL-ADF4351EB1Z) ADCLK948评估板(ADCLK948/PCBZ) 设计和集成文件 原理图、布局文件、物料清单 电路功能与优势 许多系统都...