发布时间：2010-08-03

　　 1 引言 　　利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL硬件描述语言结合现场可编程门阵列(FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到LATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文详细介绍最大...

发布时间：2007-03-09

1引言 利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL．硬件描述语言结合现场可编程门阵列（FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到IATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文详细介绍最大延时...

发布时间：2007-03-09

1引言 利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL．硬件描述语言结合现场可编程门阵列（FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到IATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文详细介绍最大延时...

发布时间：2006-10-24

1 引言 利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL．硬件描述语言结合现场可编程门阵列（FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到IATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文详细介绍最大延时量小于触...

发布时间：2006-10-24

1 引言 利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL．硬件描述语言结合现场可编程门阵列（FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到IATCH高电平时锁存数据，可以实现对触发脉冲TRIG的任意量的延时。由于延时范围不同，设计所用到的FPGA的资源也不同，本文详细介绍最大延时量小于触...