[求助] 求助：可综合的verilog代码的若干问题

用verilog写可综合代码，综合后发现功能不对了。想请教一下：
1 可综合的verilog代码中，可以有不同的敏感信号吗？比如可以有多个always语句,有的敏感列表里是时钟上升沿有的是时钟下降沿吗？可以这样吗：
   always @(posedge clk)
     .
     .
     .

always @(negedge clk)
    .
    .
    .
2  可综合的verilog代码中，状态机的编写要注意哪些方面？我综合后的网表再仿真得到的结果不对，很大部分的原因是状态机没有按照预想的工作。不知道可综合的状态机的编写是不是有些我没注意到的地方。

3 可综合的verilog代码中，如果想要初始化，怎样做？因为在综合时，不认initial语句，怎样绕过initial语句做初始化呢？

1. 多个always块中 同时检测clk的上升下降沿 这不是一个很好 可以考虑将clk反相；
2. 可以将状态机的代码贴上来 光说注意的地方都是空谈 没有实际效果
3. 没有用过verilog 在VHDL的初始化中 我都直接赋值 比如rst有限 信号都清零 。