[讨论] verilog中代码风格分析

其实很早就看到verilog 代码例程上这样写：
output so;
reg bb;

always@()
begin.......bb<= ..........
end
  assign so= bb;

为什么不直接
output reg so;
always @()
begin........so<= .............
end
这种风格 有什么好处呢？高手给分析分析，谢谢！！