[求助] 关于关于多时钟模块中复位同步器的问题

在异步复位中，典型的复位形式如下面代码所示：
always @ (posedge clk or negedge rst)
    begin ....  end
在这种复位模式下，一般而言是要加入一个synchronizer，代码如下所示：
reg syn_rst, rff1;
always @ (posedge CLK or negedge RESET)
    if (!RESET) {syn_rst, rff1} <= 2'b0;
    else {syn_rst, rff1} <= {rff1, 1'b1};
加入这个synchronizer的目的，是为了避免带复位端口的触发器出现recovery/removal的violation，从而引发的亚稳态的问题。
那如果我这个module有两个时钟输入端口，对于每个时钟端口插入一个synchronizer，然后这两个synchronizer共用一个从 reset端口引入的reset信号，这两个时钟端口对应的时钟周期不妨称为clk1和clk2。那么插入的两个synchronizer的输出的复位信号相比较于从模块的reset端口引入的复位信号就要分别延迟上两个clk1和clk2的周期，由于clk1和clk2的周期和相位的不同，就导致这两个时钟域对应的触发器的完成复位的时间不同，这在我做的这个项目中应该是不允许的。在这种情况下，该如何去处理reset信号呢？
表达的比较冗长，有劳指正。

应该用高速时钟的时钟信号去同步复位信号，并且用高速时钟去同步低速时钟。