请教一个关于synplify综合约束的问题？

XD我正在利用FPGA做设计的验证，用到synplify primer进行设计的综合(初次使用)，现发现这样一个问题，请大家帮着分析一下：
      我的设计中有两个时钟，flash工作在低频10M（不变），系统控制逻辑的频率可选，分别为30M， 20M，10M（通过配置寄存器来进行选择）。而系统外部输入的时钟CLK_IN为30M，另外两种频率的时钟由30M的时钟分频得到的 CLK_DIV1_5，CLK_DIV3，三种时钟经选择之后产生的时钟名为clk_cpu。因为是在FPGA上验证，估计速度会比较慢，因此我只想验证两个时钟都是10M的情况。在约束文件中设置CLK_IN的频率为30M，对clk_cpu加入约束10M（希望可以实现DC中的set_case_analyse的效果）。但综合结果报出的SLACK是根据clk_cpu工作在30M的时钟频率下的路径延时。看情况是我对clk_cpu所作的10M约束没起作用啊，请有经验的大侠们帮着指点下，先谢啦