verilog 代码的理解

eeleader-mcu   2010-10-25 09:25 楼主
always @ (posedge clk or posedge reset)
    if (reset)
        cnt <= 0;
    else
        cnt <= cnt + 1'b1;
  cnt是在打开FPGA之后就同步清零了( cnt <= 0 )???

如果想要一个控制信号sign控制cnt 对clk计数

always @ (posedge clk )
    if (sign)
        cnt <= 0;
    else
        cnt <= cnt + 1'b1;

这样可以吗??

回复评论 (1)

上面的代码都是正确的

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点赞  2010-10-25 14:48
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