怎么用verilog 代码表述：fpga内产生一个连续发送的数据包，大小为7190，包头为32比特，包体内的数据为连续递增数据流，以32比特为单位，第一个数据为32'h00000000，第二个为32'h00000001,，数据包之间有1024个时钟间隔。
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不会VERILOG
如果VHDL，你32位数据是一位一个时钟？那就好办1024+32=1056一个循环，0--31发数据，之后32-1055是H或L，同时把下一组数据准备好，到了1056（实际就是0）开始下一组。如果有错，那就是没有理解你的意思，请你详细描述
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