可综合的verilog语法子集

在其他地方看到的，感觉比较适合初学者整理一下思路喔~~

常用的RTL语法结构如下：

●模块声明： module……endmodule

●端口声明：input,output,inout（inout的用法比较特殊，需要注意）

●信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer不用）

●参数定义：parameter

●运算操作符：各种逻辑操作符、移位操作符、算术操作符大多时可综合的（注：===与！==是不可综合的）

●比较判断：if……else,case(casex,casez)……default  endcase

●连续赋值：assign,问号表达式（？：）

●always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用）

●begin……end（通俗的说，它就是C语言里的 “{ } ”）

●任务定义：task……endtask

●循环语句：for（用的也比较少，但是在一些特定的设计中使用它会起到事半功倍的效果）

●赋值符号：= 和 < = （阻塞和非阻塞赋值，在具体设计中时很有讲究的）

          可综合的语法时verilog可用语法里很小的一个子集，用最精简的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好上面这些基本语法是很重要。

assign

连续赋值语句的硬件实现是：从赋值语句（也即“=”）右边提取出的逻辑，用于驱动赋值左边的线网（net）。

过程赋值

过程赋值语句的硬件实现是：从赋值语句（也即“=”或“< =”）右边提取的逻辑，用于驱动赋值语句左边的变量（必须是reg类型）.

注：虽然过程赋值语句可以出现在“initial”语句中（仅用于仿真），也可以出现在“always”块语句中，但是只有“always”块语句中的过程赋值语句才能被综合。

阻塞赋值语句（=）：在一个always块中，语句是按从上到下顺序执行。

非阻塞赋值语句（< =）：在一个always块中，语句是并行执行的。

二者建模原则：

●组合逻辑使用阻塞语句

●时序逻辑使用非阻塞语句

●对过程赋值语句（阻塞和非阻塞赋值）所附加的任何延时控制，都将被综合工具忽略。

●在一个模块中，同一个变量不能既有阻塞赋值，又有非阻塞赋值

逻辑运算符的综合

逻辑运算符被直接综合成对应的基本逻辑门

算术运算符的综合

线网（net）类型：综合成无符号数据格式

寄存器(reg)类型：综合成无符号数据格式

整型(integer)类型：有符号二进制补码数据格式