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Datasheet: 最能打国产芯

[求助] 一个小问题

超自然 2011-10-12 23:31 楼主

module compare(out,a,b);

input [7:0] a,b;

output out;

reg out;

always @(a or b)

begin

if(a>b)

out=1;

else

out=0;

end

endmodule

此处若缺省else语句会出现什么逻辑？是不是会产生不定态？

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回复评论（4）

沙发 00yaliang

不会，生成锁存器

点赞 2011-10-13 11:01

板凳 eeleader

楼上说的很对！

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点赞 2011-10-13 11:59

4楼超自然

回复沙发 00yaliang 的帖子

也就是说一直保持1值？

点赞 2011-10-13 16:31

5楼 vividbearylz

对的，如果不写这个的话就和case 里面不写default一样会生成一个锁存器，数值会保持不变。。

点赞 2011-10-23 22:23

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