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testbench VS system verilog

innerpeace 2012-5-12 20:48 楼主

编写testbench并使用modelsim进行仿真，与使用system verilog进行仿真有何不同，哪个更方便使用？我看有些公司用system verilog，但有些有经验的老师却是用前者。

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