VHDL程序是对的，顶层原理图也没有问题，当我把顶层模块的device改成适合实验箱的型号时，再compiter检查时，会提示protect doesn't fit.是什么原因啊？（我用的是Max+plus 2）.
可能你新改的DEVICE 的IO不多，就不能FIT了
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现在还在用Max+plus 2，会不有些落后了？
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查查CPLD内部资源是否够用，再看看引脚是否正确配置
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建议楼主赶紧过度到 Q II 吧
楼主问题解决了吗？
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