Altera Stratix V IO 口 电平问题！！

各位大神，小弟跪求！！！  我们要买一个Stratix V的开发板。  Stratix V系列的IO口最高电平是3.6V。  其中有一个Bank的预制电压是2.5V，使用电平格式是2.5LVCMOS。我要向这个bank中的一个IO口输入3.1-3.3V的电压，但是板子都设计好了，没有下拉电阻，会不会把这个IO口烧坏？？？   跪求大神解救！！

[ 本帖最后由 blackjowi 于 2012-10-23 21:15 编辑 ]

串个电阻接过去好了！

回复 沙发 cat3902982 的帖子

哥，板子设计好了啊！  FPGA里面会有这种保护电阻吗，可以多出一点冗余电压？我比较有经验的朋友说没有什么问题，但是感觉还是担心啊

回复 板凳 blackjowi 的帖子

都做好了 ，那也没办法了。要不你就听你那位朋友的吧！你要是担心可以加个电平转换芯片！

不会烧，毕竟还是不可靠啊！

回复 5楼 eeleader 的帖子

泪奔啊，都做好了。。。。开发板设计都不靠谱啊。。。。

回复 4楼 cat3902982 的帖子

板子都设计好了。。。。什么都不能做了。。