out <= out <<1 和 out <<1;一样吗？可以用后面的表述方法吗？
不要把VHDL想成C语言了哦
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vhdl是硬件电路描述语言，很接近机器语言
或汇编语言。楼主把C语言（高级语言）与砰
件描述语言搞混淆了。
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按我的理解，第一种是变量移位后赋给端口，第二种是变量移位。我对vhdl只是稍微懂点儿，还是坐等大虾来解释！
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