[求助] 如何控制FPGA烧写时io口的电平

RT
用的是altera的fpga，在烧写jtag时，其余io口会被拉高，而不是三态

会把俺的外围电路烧坏，有没有办法配置？

像device里设置那样把不用的io口状态设置一下。