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[求助] 做FPGA设计有必要学习SystemVerilog？

zpccx 2017-8-2 20:26 楼主

目前只会Verilog语言，但是看到某大型技术公司招聘逻辑硬件工程师的要求有掌握SystemVerilog

感觉SystemVerilog是做ASIC用的，普通做一些FPGA的嵌入式方向需要学习SystemVerilog吗？

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回复评论（8）

沙发白丁

做fpga应用的好像没看到有用systemverilog的，倒是做asic验证用这个东西吧，从论坛的帖子啊，资料啊什么的看，几乎没有systemverilog相关的，厂家也没有推广过这个语言吧

training

点赞 2017-8-2 20:44

板凳 zpccx

引用: 白丁发表于 2017-8-2 20:44
做fpga应用的好像没看到有用systemverilog的，倒是做asic验证用这个东西吧，从论坛的帖子啊，资料啊什么的 ...

我是看到某公司的招聘网站上招聘硬件技术工程师逻辑方向的招聘要求里面写的：

熟悉器件特性（Xilinx、Altera器件等），熟悉常用协议（XAUI、Interlaken、OAM、SDH等）；精通Verilog，SystemVerilog，Ｃ等逻辑编程语言；熟练Vivado、ISE、Quartus等电路后端工具；熟练vcs、verdi等逻辑仿真工具

点赞 2017-8-2 20:59

4楼 OsrisGZY

大家都用verilog，vhdl吧

点赞 2017-8-2 22:08

5楼 Protogenoi

这个好像是做验证的吧

点赞 (1) 2017-8-3 13:46

6楼 233323232

华为的招聘吧……

点赞 2017-8-8 01:09

7楼 modemdesign

引用: Protogenoi 发表于 2017-8-3 13:46 这个好像是做验证的吧

对， SystemVerilog 主要是验证语言，当然也可以用来设计

点赞 2022-2-23 21:15

8楼 nubiya

我也不会，怎么办，要不要学可是好懒

点赞 2022-3-24 14:48

9楼 forest2000

SystemVerilog 主要是验证上，熟悉Verilog后，上手SystemVerilog很快的

点赞 2022-5-9 15:47

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