[求助] 关于FPGA中的LVDS引脚接口

全部都是泡馍 2017-9-20 15:50 楼主

请问各位大佬，FPGA中的管脚是都可以设置为LVDS接口，还是只有部分管脚可以？

回复评论（9）

沙发 chenzhufly

部分具体看管脚分布

生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙 =================================== 做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰

点赞 2017-9-20 16:42

板凳全部都是泡馍

引用: chenzhufly 发表于 2017-9-20 16:42
部分具体看管脚分布

怎么看呢？如何才能确定具体哪些管脚可以设置为LDVS

点赞 2017-9-20 16:48

4楼 orta

planahead

点赞 2017-9-21 00:35

5楼全部都是泡馍

引用: orta 发表于 2017-9-21 00:35
planahead

啥意思

点赞 2017-9-21 13:24

6楼 455860181

altera 差分时钟输入，直接_p接入,设置为lvds 与调用mega核中的buf来实现是否有差别?

点赞 2017-9-21 16:22

7楼 joywyc

详见相关芯片的Datasheet都有的........

点赞 2017-10-4 20:29

8楼 dongsy2012

芯片资料里面有管脚分配，哪些是差分信号引脚，都很清楚

点赞 2017-10-11 19:18

9楼全部都是泡馍

引用: dongsy2012 发表于 2017-10-11 19:18
芯片资料里面有管脚分配，哪些是差分信号引脚，都很清楚

好的，谢谢啊

点赞 2017-10-12 09:08

10楼 Simon_Simon

LVDS都是一对一对的，看看管脚分配图

点赞 2017-10-12 09:48

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